IPSec协议下加密IP核的设计与FPGA实现

发布时间：2017-10-12 17:14

  本文关键词：IPSec协议下加密IP核的设计与FPGA实现

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【摘要】：随着互联网用户数量的不断增长,IPv4 (Internet Protocol Version 4)的地址空间日渐不足,IPv6(Internet Protocol Version 6)作为新一代网络协议即将进入大规模应用阶段。面临错综复杂的网络坏境,仅基于IPv6协议本身的网络将存在巨大的安全问题,因此国际互联网工程任务组(Internet Engineering Task Force, IETF)规定IPv6必须支持IPSec (Internet Protocol Security)协议,为网络层数据提供安全保障。IPSec协议的安全性需要密集的算法数据运算来保障,软件实现方式导致其工作效率低下,故本文提出一种IPSec协议下加密P核(]Intellectual Property Core)的设计。本设计采用硬件电路实现方式,不需要占用大量CPU (Central Processing Unit)资源,极大提高IPSec协议处理的工作效率,这对研究IPv6网络安全技术具有重要意义。本文首先对IPSec协议展开调研和分析,简单描述了IPSec协议系统硬件设计以及系统工作情况。然后,本文对加密P核进行硬件架构设计以及模块划分,并定义了IP核的数据信号接口,详细阐述了各个模块的功能、结构、数据包格式以及电路等设计。采用Verilog硬件描述语言对各个模块进行RTL (Register Transfer Level)级设计,并完成功能仿真。本硬件加密IP核的设计支持AES-CBC、 3DES-CBC 和 NULL三种算法模式,且AES-CBC算法支持128比特、192比特和256比特三种不同长度的密钥,能够对IPv6数据报进行解析,完成传输模式和隧道模式下IPSec加解密处理工作,具有一定的时效性和创新性。本文最后搭建验证平台,在Xilinx XUPV5-LX110T FPGA (Field Programmable Gate Array)开发板上进行加密IP核的板级验证,并将输出结果打印在上位机程序界面上,结果表明本设计实现了加密IP核的各项功能。整个硬件系统的数据位宽为32比特,系统主时钟可达150MHz,达到了预期的性能指标。本设计可以直接应用到基于IPv6的IPSec协议安全处理器的工程实践中,也可以应用到涉及密码芯片的安全工程项目中,极大缩短项目开发周期,具有重要的工程实践意义。
【关键词】：IPSec IPv6 加密算法 IP核 网络安全
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP393.08
【目录】：

• 摘要4-5
• Abstract5-8
• 第一章 绪论8-12
• 1.1 课题背景与意义8-9
• 1.2 国内外研究现状9
• 1.3 研究内容与设计指标9-10
• 1.3.1 研究内容9-10
• 1.3.2 设计指标10
• 1.4 论文组织10-12
• 第二章 IPSec协议相关理论分析12-22
• 2.1 网络协议分层模型12-13
• 2.2 IPv6协议13-14
• 2.3 IPSec协议安全体系14-19
• 2.3.1 IPSec协议工作模式15-16
• 2.3.2 认证头AH协议16-17
• 2.3.3 封装安全载荷ESP协议17-19
• 2.4 IPSec协议安全联盟19-20
• 2.4.1 安全参数索引19
• 2.4.2 安全联盟数据库19-20
• 2.4.3 安全策略数据库20
• 2.5 本章小结20-22
• 第三章 IPSec协议下加密IP核的硬件架构设计22-46
• 3.1 IPSec协议系统硬件设计22-25
• 3.1.1 处理外出数据报的系统工作22-23
• 3.1.2 处理进入数据报的系统工作23-25
• 3.2 加密IP核硬件架构设计25-27
• 3.3 数据包解析控制模块设计27-35
• 3.3.1 数据包格式制定27-29
• 3.3.2 模块结构设计29-30
• 3.3.3 计算填充项长度30-31
• 3.3.4 状态机设计31-34
• 3.3.5 电路设计34-35
• 3.4 算法模块设计35-40
• 3.4.1 数据包格式制定35-36
• 3.4.2 模块结构设计36-37
• 3.4.3 算法模块电路设计37-40
• 3.5 数据包封装处理模块设计40-44
• 3.5.1 数据包格式制定40-41
• 3.5.2 模块结构设计41
• 3.5.3 状态机设计41-43
• 3.5.4 电路设计43-44
• 3.6 本章小结44-46
• 第四章 算法引擎模块硬件设计46-60
• 4.1 AES算法引擎模块硬件设计46-52
• 4.1.1 字节替换模块设计47-48
• 4.1.2 行移位模块设计48-49
• 4.1.3 列混合模块设计49-50
• 4.1.4 轮密钥加及密钥扩展模块设计50-52
• 4.1.5 电路设计52
• 4.2 3DES算法引擎模块硬件设计52-58
• 4.2.1 硬件架构设计54-55
• 4.2.2 密钥生成模块设计55-56
• 4.2.3 迭代运算模块设计56-57
• 4.2.4 电路设计57-58
• 4.3 算法CBC模式结构设计58-59
• 4.4 本章小结59-60
• 第五章 验证及结果分析60-74
• 5.1 FPGA实现流程60-61
• 5.2 模块级功能验证61-66
• 5.2.1 数据包解析控制模块验证61-63
• 5.2.2 AES算法模块验证63-65
• 5.2.3 3DES算法模块验证65
• 5.2.4 数据包封装处理模块验证65-66
• 5.3 系统级功能验证66-67
• 5.4 FPGA实现67-72
• 5.4.1 ISE综合及实现67-69
• 5.4.2 上板验证69-72
• 5.5 结果分析72-73
• 5.6 本章小结73-74
• 第六章 总结与展望74-76
• 6.1 总结74
• 6.2 展望74-76
• 参考文献76-78
• 致谢78-80
• 攻读硕士学位期间的成果80-82
• 附录82-83

【参考文献】

中国期刊全文数据库 前1条

1 李冰;夏克维;梁文丽;;基于流水线结构的可重构AES算法IP核的硬件实现(英文)[J];Journal of Southeast University(English Edition);2010年01期

中国博士学位论文全文数据库 前1条

1 牛峗;单通道10Gbps在线网络安全处理器设计研究与实现[D];清华大学;2014年

中国硕士学位论文全文数据库 前2条

1 李华;基于FPGA的3DES加密算法的设计[D];西安电子科技大学;2013年

2 秋小强;基于IPSec协议的安全协处理器设计[D];西安电子科技大学;2008年

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本文编号：1019921