高阶互连网络拓扑结构性能分析与研究

发布时间：2018-11-11 14:54

【摘要】：高性能计算机峰值性能的不断攀升给高性能互连网络带来新的挑战;同时,串行传输技术的发展使芯片引脚带宽增长,使用高阶路由器应对高性能互连网络新挑战的时机已经成熟。因此,如何利用高阶路由器所提供的丰富互连端口提升高性能互连网络的性能和减少高性能互连网络开销是设计高性能互连网络拓扑结构的关键。针对目前基于高阶路由器的典型拓扑结构进行了理论分析,并与传统k元n立方体进行了对比分析。通过在一个基于OMNeT++平台自组开发的高阶互连网络性能测评模拟器上设定不同的通信负载,测评分析了不同的拓扑结构在通信系统下实际的网络延迟和吞吐率的走势,简要分析了典型高阶互连网络拓扑结构的局限性。
[Abstract]:The rising peak performance of high performance computers brings new challenges to high performance interconnection networks. At the same time, with the development of serial transmission technology, the chip pin bandwidth increases, and the time is ripe to use high-order routers to deal with the new challenges of high-performance interconnection networks. Therefore, how to improve the performance of high performance interconnection networks and reduce the overhead of high performance interconnection networks by using the rich interconnection ports provided by high order routers is the key to design the topology of high performance interconnection networks. The typical topology structure based on high order router is analyzed theoretically and compared with the traditional k-ary n-cube. By setting different communication load on a high-order interconnection network performance evaluation simulator based on OMNeT platform, the trend of network delay and throughput of different topology in communication system is analyzed. The limitations of typical high-order interconnection network topology are briefly analyzed.
【作者单位】： 国防科学技术大学计算机学院;
【基金】：国家自然科学基金资助项目(61272483,61272482,61003301)
【分类号】：TP393.02

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