基于企业级路由器硬件系统的高速信号完整性分析与设计

发布时间：2023-09-16 17:54

　　路由器是互联网系统中的重要组成部分，是连接因特网中局域网和广域网的设备，它可以根据信道实际的情况选择最合适的路径。目前路由器已经广泛应用在各行各业中，路由器转发的能力，很大程度上决定了整个网络的性能。 路由器的转发能力由网络吞吐量来决定，高性能的处理器芯片和先进的路由算法是保证路由器性能的基本条件。随着半导体工业按照摩尔定律快速发展，转发芯片的工作速率越来越高，文章介绍的这款企业级路由器的处理芯片为FreescalePowerQUICC产品线的双核通信处理器，实时时钟达到125MHz，这给高速高密度的电路设计带来了各种挑战。信号完整性问题就是高速数字系统设计中最突出的问题。串扰，过冲，振铃这些看似简单的问题都可能引起时序的不满足，系统不稳定甚至导致系统无法工作。本文采用基于信号完整性分析的方法设计高速路由器的硬件系统，采用Cadence Allegro SPB16对单板布局和布线进行前端仿真，并设定约束规则，保证了单板的信号质量和稳定性。 本文首先介绍了基于飞思卡尔的P1025处理器和CPLD构成的高速路由器硬件平台。然后基于设计仿真结果和测试结果系统的阐述反射，振铃，时序等信号完整性...

【文章页数】：78 页

【学位级别】：硕士

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摘要
ABSTRACT
1 绪论
    1.1 研究背景及意义
    1.2 国内外研究现状
    1.3 论文研究内容及结构
2 企业级路由器主控板硬件系统的设计
    2.1 企业级路由器的概述
    2.2 高速主控电路硬件架构
    2.3 企业级路由器硬件系统中信号完整性问题
    2.4 本章小节
3 企业级路由器硬件设计新方法学
    3.1 基于信号完整性的产品设计
    3.2 基于信号完整性的电路设计
    3.3 Cadence 软件工具的应用
    3.4 本章小节
4 传输线基本理论及其信号完整性研究
    4.1 传输线的基本结构
    4.2 理想传输线上的信号传输
        4.2.1 传输线上的电场和磁场
        4.2.2 传输线的等效模型
        4.2.3 传输线的特性参数
    4.3 传输线上的反射和串扰分析
        4.3.1 反射产生的机理
        4.3.2 串扰产生的机理
    4.4 高速电路传输线设计
        4.4.1 关键信号的结构设计
        4.4.2 传输线的拓扑结构
        4.4.3 时钟电路设计
        4.4.4 JTAG 扫描链设计
        4.4.5 IIC 和 Local Bus 总线设计
    4.5 本章小结
5 高速信号的时序设计
    5.1 时序设计概述与参数介绍
    5.2 源同步时序设计
        5.2.1 接收端时序分析
        5.2.2 抖动和串扰对时序的影响
    5.3 DDR3 的时序分析与设计
        5.3.1 DDR3 的主要特点
        5.3.2 DDR3 的时序参数
        5.3.3 DDR3 的时序分析
        5.3.4 DDR3 的时序设计
    5.4 CPLD 的时序分析与设计
        5.4.1 逻辑器件的选型
        5.4.2 CPLD 时序设计
    5.5 本章小结
6 硬件系统测试设计
    6.1 可测试性设计（DFT）
    6.2 采用眼图验证信号完整性
    6.3 DDR3 测试
        6.3.1 DDR3 测试平台设计
        6.3.2 DDR3 测试小板设计
        6.3.3 DDR3 测试结果分析
7 实验总结及工作展望
    7.1 实验总结
    7.2 工作展望
致谢
参考文献
附录
    A. 作者在攻读学位期间发表的论文目录



本文编号：3846932