100G以太网PCS子层接收模块的VLSI设计

发布时间：2017-09-08 17:37

  本文关键词：100G以太网PCS子层接收模块的VLSI设计

  更多相关文章： 100G以太网 多通道分发 64B/66B编解码 物理编码子层 VLSI设计

【摘要】：随着网络技术的不断发展和多媒体的应用,用户对高速以太网的需求越来越强烈。2010年6月17日,EEE802.3ba标准正式颁布,标志着100G以太网商用之路正式开启。该标准明确了100G以太网物理编码子层采用64B/66B编解码技术,同时还提出了多通道分发技术构架,通过虚通道的定义适配不同的物理通道,并采用轮询分发机制进行数据分配从而达到100Gbps的传输速度。本文主要研究了基于IEEE802.3ba标准下的100G以太网物理编码子层接收模块的实现,采用10Gbps×10的方案达到100Gbps的传输速度,工作频率为156.25MHz。设计中的主要功能模块包括码块同步、多通道处理、解扰和64B/66B解码等。其中,多通道处理模块利用标准中给出的多通道分发技术消除了通道间的延时和偏差,实现了通道间的对齐和重排。解扰模块利用通道间解扰存在的依存关系实现了10路640bits的并行解扰,逻辑简单,电路容易较实现。64B/66B解码则采用流水线设计方法,提高了电路速度,最高速率达10Gbps。本设计使用VerilogHDL硬件描述语言进行逻辑设计,并利用VCS进行编译和功能仿真,仿真结果显示,设计能够实现100G以太网PCS子层的逻辑功能。本文设计的电路采用TSMC 0.18μm工艺标准单元库实现,完成了逻辑综合、静态时序分析、布局布线、时钟树综合等后端设计流程,并最终生成了版图,进行了DRC和LVS验证,版图面积为1.77mm×1.48mm,1.8V电源电压下芯片的功耗为117.4mW。静态时序分析报告和后仿真结果显示,所设计的电路能够在156.25MHz的时钟频率下正常工作,达到100Gbps的传输速率。本文的研究对高速以太网的实现与应用具有一定的价值。
【关键词】：100G以太网 多通道分发 64B/66B编解码 物理编码子层 VLSI设计
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP393.11
【目录】：

• 摘要4-5
• Abstract5-10
• 第1章 绪论10-16
• 1.1 课题的背景和意义10-11
• 1.1.1 以太网技术的发展10-11
• 1.1.2 100G以太网标准11
• 1.1.3 100G以太网的现状和发展11
• 1.2 100G以太网技术11-13
• 1.3 研究内容与设计指标13
• 1.4 论文组织与安排13-16
• 第2章 100G以太网物理编码子层16-22
• 2.1 100G以太网PCS子层16-17
• 2.2 PCS子层的比特分发17-18
• 2.3 64B/66B编解码原理18-20
• 2.4 多通道分发机制20-21
• 2.5 通道延时与对齐21
• 2.6 本章小结21-22
• 第3章 100G以太网PCS子层接收模块的逻辑设计22-50
• 3.1 整体方案设计22
• 3.2 码块同步模块22-26
• 3.2.1 码块同步模块的实现23-24
• 3.2.2 同步头锁定模块24-25
• 3.2.3 码块移动模块25-26
• 3.2.4 码块同步功能仿真26
• 3.3 码块分发模块26-28
• 3.3.1 10:20码块分发模块的设计27
• 3.3.2 20:10码块分发模块的设计27-28
• 3.3.3 码块分发模块功能仿真28
• 3.4 对齐标志锁定模块设计28-34
• 3.4.1 发送端对齐标志插入29-30
• 3.4.2 BIP校验30-31
• 3.4.3 接收端对齐标志的锁定31-33
• 3.4.4 功能验证33-34
• 3.5 通道对齐、重排和删除对齐码块模块34-38
• 3.5.1 通道重排34-35
• 3.5.2 同步FIFO的设计35-36
• 3.5.3 通道对齐36-37
• 3.5.4 删除对齐码块37
• 3.5.5 功能验证37-38
• 3.6 100G以太网解扰模块设计38-44
• 3.6.1 10路640bit并行加扰器38-41
• 3.6.2 10路640bit解扰模块41-43
• 3.6.3 解扰模块仿真结果43-44
• 3.7 64B/66B解码器的设计44-46
• 3.7.1 64B/66B解码器格式转换模块44
• 3.7.2 解码状态机44-46
• 3.7.3 功能验证46
• 3.8 整体设计的功能验证46-48
• 3.9 本章小结48-50
• 第4章 PCS子层接收模块的VLSI实现50-72
• 4.1 数字集成电路设计流程50-51
• 4.2 逻辑综合51-54
• 4.2.1 逻辑综合的约束51-52
• 4.2.2 逻辑综合及综合后仿真52-54
• 4.3 静态时序分析54-57
• 4.3.1 建立时间与保持时间检查54-56
• 4.3.2 静态时序分析56-57
• 4.4 形式验证57
• 4.5 布图规划和布局57-60
• 4.5.1 布图规划57-58
• 4.5.2 电源规划58-59
• 4.5.3 布局59-60
• 4.6 时钟树综合60-62
• 4.6.1 时钟树结构60-61
• 4.6.2 时钟树综合61-62
• 4.7 布线62-63
• 4.8 可制造性设计63
• 4.9 IP复用及SRAM宏单元的设置和调用63-65
• 4.10 版图设计与验证65-69
• 4.10.1 版图设计65
• 4.10.2 物理验证、逻辑功能验证与时序验证65-66
• 4.10.3 验证结果66-69
• 4.11 测试方案69-70
• 4.12 本章小结70-72
• 第5章 总结与展望72-74
• 5.1 工作总结72
• 5.2 工作展望72-74
• 致谢74-76
• 参考文献76-78
• 作者攻读硕士研究生期间发表的论文78

【相似文献】

中国期刊全文数据库 前10条

1 郎为民;;WiMAX技术讲座 第3讲 WiMAX MAC层简介[J];中国新通信;2009年05期

2 龙海南;张勇;;基于IEEE802.16e的头压缩的设计与实现[J];电子设计工程;2009年02期

3 黄贵微;李小文;;TD-SCDMA系统RLC非确认模式传输过程研究[J];通信技术;2007年11期

4 郎为民;靳焰;祁向宇;;WiMAX最新标准研究[J];信息通信;2009年01期

5 陈铎龙;孟相如;伍文;梁霄;;抗毁网络多拓扑路由子层的免疫优化选择算法[J];现代防御技术;2013年03期

6 张青波;何加铭;朱燕;;WiMAX系统包汇聚子层分类算法研究[J];通信学报;2010年12期

7 林华东;;LTE终端RRC连接重建过程研究与实现[J];科技创新与应用;2013年14期

8 王树林,程如光;a-Si:H/a-SiN_x:H多层膜界面的研究[J];固体电子学研究与进展;1989年04期

9 董大圣,迟泽英,陈文建;APON系统终端TC子层的设计[J];光通信技术;2004年02期

10 马楠;张治;邓钢;;WiMAX组网及以太网汇聚子层设计与优化[J];计算机系统应用;2006年06期

中国重要会议论文全文数据库 前4条

1 张亚飞;阎东;;智能管道体系数据应用子层的设计与研究[A];2013年中国通信学会信息通信网络技术委员会年会论文集[C];2013年

2 周莉;;基于WiMAX的汇聚子层设计[A];2010通信理论与技术新发展——第十五届全国青年通信学术会议论文集（上册）[C];2010年

3 黄敏;;EPON下行方向调和子层电路设计[A];中国通信学会第六届学术年会论文集（中）[C];2009年

4 杨海;李小文;;TD-SCDMA系统中的BMC子层[A];四川省通信学会2006年学术年会论文集（二）[C];2006年

中国重要报纸全文数据库 前3条

1 ;ADSL2的协议层和主要功能[N];人民邮电;2004年

2 中国电信集团公司总工程师办公室 王波;新一代ADSL技术浮出水面[N];通信产业报;2003年

3 王新禧;准确定位网页图层[N];中国电脑教育报;2002年

中国博士学位论文全文数据库 前1条

1 费敬银;组份调制锌基多层膜的制备及其腐蚀行为研究[D];西北工业大学;2007年

中国硕士学位论文全文数据库 前10条

1 曹玉树;基于通用处理器的LTE系统MAC子层的设计与实现[D];北京理工大学;2016年

2 张琴;10G背板以太网物理编码子层的设计与验证[D];中国科学技术大学;2016年

3 任文;100G以太网PCS子层接收模块的VLSI设计[D];东南大学;2015年

4 张涵钰;802.16协议安全子层实现及其安全性分析[D];北京邮电大学;2007年

5 程丽昌;10G EPON系统OAM子层的逻辑设计与验证[D];电子科技大学;2012年

6 朱燕;WiMAX系统MAC层汇集子层协议研究[D];宁波大学;2009年

7 朱燕;WiMAX系统MAC层汇聚子层协议研究[D];宁波大学;2009年

8 陈思;超高速传输物理编码子层PCS研究及实现[D];电子科技大学;2015年

9 赵英华;HiNOC网络汇聚子层关键技术研究[D];西安电子科技大学;2009年

10 郑淑琴;LTE/LTE-Advanced MAC子层干扰管理策略研究与实现[D];北京邮电大学;2011年

，

本文编号：815384