基于FPGA的万兆以太网TCP硬件协议栈设计

发布时间：2017-09-27 02:15

  本文关键词：基于FPGA的万兆以太网TCP硬件协议栈设计

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【摘要】：随着网络带宽逐步提升,千兆以太网、万兆以太网等高速率的网络通信传输标准被相继提出。如何在提高网络传输速度的同时,又能够尽量减少处理器的开销,确保数据传输的正确性,一直是高性能数据处理的热点。如果用CPU和软件协议栈实现以太网中普遍采用的TCP/IP协议,由于CPU本身是一个通用处理器,其数据通道、指令集以及自身的体系结构都不是为处理TCP/IP协议而专门设计的。因此,CPU处理网络协议的能力有限。在万兆以太网中,如果依然采用CPU来处理网络协议,则会占用大量的CPU资源,浪费片内存储资源、利用率低并且功耗大。本文中针对上述问题,利用FPGA实现了基于TCP/IP协议的硬件精简TCP协议栈,利用FPGA开发周期短,调试方便的优势,以及硬件自身带宽大,处理速度快,信息处理延时低等特点。将CPU之前承担的对通信协议的处理转移到专用硬件设备上,提高整体系统的使用效率,减轻CPU的负担,使之可以分配更多的资源处理系统内的其他任务。解决当前嵌入式系统中普遍存在的网络传输带宽小,数据处理速度慢等限制,提高网络的传输和利用效率。TCP协议本身可以有效保证高速传输的数据自身的正确性和完整性。本文提出的工作在万兆以太网环境下的TCP硬件协议栈以及相关的TCP/IP协议,通过VHDL硬件描述语言和Xilinx的ISE开发套件进行了模块化的编写和系统的集成,对各个模块的功能进行了功能仿真和板级验证,并且将生成的比特流文件下载到FPGA硬件开发平台进行了实际系统测试和联调。在通用计算机上利用抓包软件和配套测试软件对设计的协议栈进行了测试和验证,测试结果基本验证了模块设计符合功能和性能上的要求。
【关键词】：万兆以太网 传输控制协议 硬件协议栈 FPGA
【学位授予单位】：北京理工大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP393.04
【目录】：

• 摘要5-6
• Abstract6-9
• 第一章 绪论9-15
• 1.1 研究的目的和意义9-10
• 1.2 国内外研究现状及发展趋势10-12
• 1.3 论文的主要工作和贡献12-13
• 1.4 论文的组织章节13-15
• 第二章 传输控制协议/网际协议15-36
• 2.1 引言15
• 2.2 协议的分层15-17
• 2.3 网际协议（IP协议）17-20
• 2.3.1 概述17
• 2.3.2 首部的格式17-20
• 2.4 地址解析协议（ARP协议）20-22
• 2.4.1 概述20
• 2.4.2 协议帧的格式20-21
• 2.4.3 报文的处理流程21-22
• 2.5 传输控制协议（TCP协议）22-35
• 2.5.1 概述22-23
• 2.5.2 协议帧的格式23-25
• 2.5.3 连接的建立过程25-26
• 2.5.4 数据的传输过程26-27
• 2.5.5 连接的终止过程27-29
• 2.5.6 连接复位29
• 2.5.7 状态转换图29-30
• 2.5.8 窗口参数与流量控制30-31
• 2.5.9 差错控制31-34
• 2.5.10 拥塞控制34-35
• 2.6 本章总结35-36
• 第三章 万兆以太网中相关协议栈的FPGA设计与实现36-50
• 3.1 物理层接口模块与介质访问控制子层模块36-37
• 3.2 地址解析协议模块37-40
• 3.2.1 模块功能介绍37
• 3.2.2 模块工作流程图37-38
• 3.2.3 应答功能模块38-39
• 3.2.4 询问功能模块39-40
• 3.3 传输控制协议模块40-49
• 3.3.1 服务器端功能模块40-43
• 3.3.2 客户端功能模块43-47
• 3.3.3 简化的传输控制协议栈47-49
• 3.4 本章总结49-50
• 第四章 系统功能验证与性能测试50-63
• 4.1 基于FPGA的硬件开发平台50-51
• 4.2 地址解析协议模块功能验证51-53
• 4.3 传输控制协议模块功能验证53-58
• 4.4 传输控制协议模块性能测试58-61
• 4.5 本章总结61-63
• 结论63-65
• 参考文献65-67
• 攻读学位期间发表论文与研究成果清单67-68
• 致谢68

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本文编号：927064