基于BCD350工艺的高速时钟数据恢复电路的设计与实现
发布时间：2022-12-25 13:42
时钟数据恢复是高速串行收发器设计中最为关键的技术。一般在进行串行通信时,发送端不会给接收端提供与串行数据同步的时钟,该数据对接收端来说是异步的。由于数据信号经传输线缆、背板、芯片IO等传输通道后也有比较大的衰减,同时传输通道也存在寄生特性,使得传输后的数据中会包含有很大的噪声成份,数据波形的幅度和相位都出现了偏移。因此接收端需要从该数据中恢复出一个能对数据进行正确采样的时钟。本文所阐述的时钟数据恢复电路则是使用华虹BCD350nm的工艺实现一个时钟静态偏差在100ps以内的数据时钟恢复电路,用于给一款高速信号接收芯片的内部采样电路提供最高频率为330MHz的时钟。该时钟数据恢复电路是通过判断当前输出时钟和数据的相位关系,通过调整时钟相位,使其适合对数据进行采样,所恢复出的时钟和数据之间的相位关系决定了数据采样结果误码率的高低。由于CDR环路使用的是Hogge鉴相器,锁定范围较小,环路在失锁的时候难以重新锁定,且在失锁后的捕捉过程中有可能使环路错误地锁定在输入数据码率的若干倍数的谐波频率上,时钟数据恢复环路内部同时包含了可以互相切换的PLL和CDR两个环路来加快环路的捕捉过程,这两个环路...
【文章页数】：144 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
1.1 串行通信简介
1.2 研究目的及意义
1.3 HOTlink接收器芯片概述
1.3.1 BCD350 工艺评估
1.3.2 接收器功能概述
1.3.3 10B/8B编码简介
1.4 CDR电路发展概述及国内外现状
1.5 本文章节安排
第二章 电路原理概述
2.1 时钟数据恢复电路原理概述
2.1.1 PLL环路原理概述
2.1.2 CDR环路原理概述
2.2 环路主要模块介绍
2.2.1 鉴频鉴相器
2.2.2 Hogge鉴相器
2.2.3 电荷泵
2.2.4 压控振荡器
2.2.5 环路滤波器
2.3 本章小结
第三章 电路架构及环路参数设计
3.1 时钟数据恢复电路架构设计
3.2 环路指标及设计思路
3.3 环路线性分析
3.3.1 三阶PLL环路线性模型
3.3.2 PLL环路参数设计
3.3.3 CDR环路模型及参数设计
3.4 VerilogA建模分析
3.5 环路关键参数分析
3.6 噪声分析
3.6.1 相位噪声的产生
3.6.2 输出噪声分析
3.7 本章小结
第四章 环路子模块设计
4.1 PFD模块设计
4.2 Hogge鉴相器设计
4.3 电荷泵模块设计
4.4 VCO模块设计
4.5 锁定检测模块设计
4.6 频率检测模块设计
4.7 带隙基准源模块设计
4.8 高速运放接收模块设计
4.9 电源抖动抑制模块设计
4.10 同步分频器模块设计
4.11 本章小结
第五章 电路版图设计
5.1 模拟基本模块版图设计
5.2 CDR电路子模块版图设计
5.3 芯片整体版图设计
5.4 本章小结
第六章 整体仿真验证与测试
6.1 时钟数据恢复电路仿真验证
6.2 芯片整体仿真验证
6.3 芯片板级测试
6.3.1 板级测试环境
6.3.2 板级测试条件
6.3.3 芯片测试结果
6.4 本章小结
第七章 总结与展望
参考文献
致谢
作者简介
【参考文献】：
期刊论文
[1]面向5G通信的高速PAM4信号时钟与数据恢复技术[J]. 廖启文,Patrick Yin CHIANG,祁楠. 中兴通讯技术. 2018(04)
[2]高速时钟与数据恢复电路技术研究[J]. 张长春,王志功,郭宇峰,施思. 电路与系统学报. 2012(03)
[3]高性能电荷泵电路设计与HSPICE仿真[J]. 张序,于海勋. 微电子学. 2010(03)
[4]一种10ps以下时钟偏差的纯数字电路分频器设计[J]. 段炼,方昊,王逵,帖猛,程旭. 电路与系统学报. 2009(06)
[5]一种可调占空比的RC振荡电路[J]. 李佳,杨涛,石广源,李文昌. 辽宁大学学报(自然科学版). 2009(02)
[6]一种具有高输出精度及电源电压抑制能力的CMOS环形振荡器的设计[J]. 叶春晖,冯勇建. 厦门大学学报(自然科学版). 2008(04)
[7]现代光通信中的CMOS时钟数据恢复[J]. 孙烨辉,江立新,许长喜,秦世才,耿新华. 光电子.激光. 2008(06)
硕士论文
[1]超高速并行时钟数据恢复电路的研究与设计[D]. 李志贞.南京邮电大学 2016
[2]12.5Gb/s SerDes CDR中频率锁定环路的设计[D]. 张立鑫.哈尔滨工业大学 2016
[3]基于65nm CMOS工艺的8Gbps时钟数据恢复电路的设计与实现[D]. 李兰芳.国防科学技术大学 2016
[4]8b/10b架构SerDes芯片的设计与实现[D]. 王伟涛.电子科技大学 2016
[5]SerDes接收系统中低功耗时钟数据恢复电路的设计[D]. 郑文杰.东南大学 2016
[6]MICS接收机中小数分频锁相环的研究与设计[D]. 徐汝云.电子科技大学 2014
[7]锁相环频率合成器研究与设计[D]. 吴洪天.电子科技大学 2013
[8]应用于PCI-Express的2.5Gbps时钟数据恢复电路的设计与实现[D]. 蒋仁杰.国防科学技术大学 2009
本文编号：3726728
【文章页数】：144 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
1.1 串行通信简介
1.2 研究目的及意义
1.3 HOTlink接收器芯片概述
1.3.1 BCD350 工艺评估
1.3.2 接收器功能概述
1.3.3 10B/8B编码简介
1.4 CDR电路发展概述及国内外现状
1.5 本文章节安排
第二章 电路原理概述
2.1 时钟数据恢复电路原理概述
2.1.1 PLL环路原理概述
2.1.2 CDR环路原理概述
2.2 环路主要模块介绍
2.2.1 鉴频鉴相器
2.2.2 Hogge鉴相器
2.2.3 电荷泵
2.2.4 压控振荡器
2.2.5 环路滤波器
2.3 本章小结
第三章 电路架构及环路参数设计
3.1 时钟数据恢复电路架构设计
3.2 环路指标及设计思路
3.3 环路线性分析
3.3.1 三阶PLL环路线性模型
3.3.2 PLL环路参数设计
3.3.3 CDR环路模型及参数设计
3.4 VerilogA建模分析
3.5 环路关键参数分析
3.6 噪声分析
3.6.1 相位噪声的产生
3.6.2 输出噪声分析
3.7 本章小结
第四章 环路子模块设计
4.1 PFD模块设计
4.2 Hogge鉴相器设计
4.3 电荷泵模块设计
4.4 VCO模块设计
4.5 锁定检测模块设计
4.6 频率检测模块设计
4.7 带隙基准源模块设计
4.8 高速运放接收模块设计
4.9 电源抖动抑制模块设计
4.10 同步分频器模块设计
4.11 本章小结
第五章 电路版图设计
5.1 模拟基本模块版图设计
5.2 CDR电路子模块版图设计
5.3 芯片整体版图设计
5.4 本章小结
第六章 整体仿真验证与测试
6.1 时钟数据恢复电路仿真验证
6.2 芯片整体仿真验证
6.3 芯片板级测试
6.3.1 板级测试环境
6.3.2 板级测试条件
6.3.3 芯片测试结果
6.4 本章小结
第七章 总结与展望
参考文献
致谢
作者简介
【参考文献】：
期刊论文
[1]面向5G通信的高速PAM4信号时钟与数据恢复技术[J]. 廖启文,Patrick Yin CHIANG,祁楠. 中兴通讯技术. 2018(04)
[2]高速时钟与数据恢复电路技术研究[J]. 张长春,王志功,郭宇峰,施思. 电路与系统学报. 2012(03)
[3]高性能电荷泵电路设计与HSPICE仿真[J]. 张序,于海勋. 微电子学. 2010(03)
[4]一种10ps以下时钟偏差的纯数字电路分频器设计[J]. 段炼,方昊,王逵,帖猛,程旭. 电路与系统学报. 2009(06)
[5]一种可调占空比的RC振荡电路[J]. 李佳,杨涛,石广源,李文昌. 辽宁大学学报(自然科学版). 2009(02)
[6]一种具有高输出精度及电源电压抑制能力的CMOS环形振荡器的设计[J]. 叶春晖,冯勇建. 厦门大学学报(自然科学版). 2008(04)
[7]现代光通信中的CMOS时钟数据恢复[J]. 孙烨辉,江立新,许长喜,秦世才,耿新华. 光电子.激光. 2008(06)
硕士论文
[1]超高速并行时钟数据恢复电路的研究与设计[D]. 李志贞.南京邮电大学 2016
[2]12.5Gb/s SerDes CDR中频率锁定环路的设计[D]. 张立鑫.哈尔滨工业大学 2016
[3]基于65nm CMOS工艺的8Gbps时钟数据恢复电路的设计与实现[D]. 李兰芳.国防科学技术大学 2016
[4]8b/10b架构SerDes芯片的设计与实现[D]. 王伟涛.电子科技大学 2016
[5]SerDes接收系统中低功耗时钟数据恢复电路的设计[D]. 郑文杰.东南大学 2016
[6]MICS接收机中小数分频锁相环的研究与设计[D]. 徐汝云.电子科技大学 2014
[7]锁相环频率合成器研究与设计[D]. 吴洪天.电子科技大学 2013
[8]应用于PCI-Express的2.5Gbps时钟数据恢复电路的设计与实现[D]. 蒋仁杰.国防科学技术大学 2009
本文编号：3726728
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