基于Verilog HDL的状态机设计探讨

发布时间：2017-10-15 20:26

  本文关键词：基于Verilog HDL的状态机设计探讨

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【摘要】：在日常生活中,我们经常看到很多循环控制产品,如十字路口的交通灯、自动饮料收货机、电梯运行、微波炉、电饭锅等,它们的控制系统其实都可以用Verilog HDL的状态机设计方法来完成。该论文首先讲述了状态机设计方法,然后讲述了如何有效的运用3种过程描述来设计状态机。
【作者单位】： 南京师范大学泰州学院信息工程学院;
【关键词】： Verilog HDL 状态机 过程描述
【分类号】：TN702
【正文快照】： 1概述 有限状态机(Finite State Machine,FSM)是时序电路设计中经常采用的一种方式,尤其适合设计数字系统的控制模块,在一些需要控制高速器件的场合,用状态机进行设计是一种很好的解决问题的方案,具有速度快、结构简单、可靠性高等优点。 有限状态机非常适合用FPGA器件实现,

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本文编号：1038543