基于FPGA的矩阵算法IP核技术研究
本文关键词:基于FPGA的矩阵算法IP核技术研究
更多相关文章: FPGA QDR DDR SRIO 矩阵转置 协方差 广义内积
【摘要】:矩阵运算被广泛地应用于信号处理系统中,在科学计算、数字信号处理和图像处理等领域发挥着巨大的作用,因此实现矩阵的高性能运算具有非常重要的意义。随着半导体技术的不断发展,FPGA已经具有极其丰富的运算逻辑资源,兼有运算能力强、能耗比高、可重构等优点,因此研究基于FPGA的矩阵算法IP核设计技术有着很大的工程应用价值。为了实现矩阵运算的高效数据传输,本文首先研究了SRIO互联技术,采用一种可以支持对板内存储空间动态访问的地址映射机制,设计并完成了基于FPGA的高速SRIO通信接口IP核;本文研究了矩阵转置的实现方法,深入分析了不同存储介质的特点和适用性,提出了一种基于多级缓存的转置结构,同时采用乒乓机制实现转置的流量控制,在此基础上设计并完成了基于DDR+QDR的矩阵转置IP核,可以实现更高数据通过率的矩阵转置算法;本文通过分析协方差和广义内积的运算特点以及数据依赖关系,进而优化算法流程,在此基础上设计并完成了具有标准化总线接口的矩阵协方差IP核、广义内积IP核和权值IP核,其结构都具有良好的可扩展性,并且支持参数的动态配置。本文结合高级验证方法学,完成了基于System Verilog的验证平台,提高了算法IP核的调试效率。最后搭建硬件实验平台,验证了本文设计的矩阵算法IP核的正确性,在时钟频率200MHz的条件下,能达到18.68Gflops的处理能力。
【关键词】:FPGA QDR DDR SRIO 矩阵转置 协方差 广义内积
【学位授予单位】:浙江大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TN791
【目录】:
- 致谢4-5
- 摘要5-6
- ABSTRACT6-11
- 1 绪论11-17
- 1.1 背景和意义11-12
- 1.2 国内外研究现况12-15
- 1.3 论文结构安排15-17
- 2 高速SRIO通信设计17-29
- 2.1 SRIO协议技术研究17-20
- 2.2 地址映射机制20-22
- 2.3 SRIO IP核设计22-27
- 2.4 本章小结27-29
- 3 矩阵转置设计29-51
- 3.1 大规模矩阵转置的实现方法29-30
- 3.2 存储介质的特性30-32
- 3.2.1 高速存储器30
- 3.2.2 DDR SDRAM30-31
- 3.2.3 QDR SRAM31-32
- 3.2.4 其他32
- 3.3 多级缓存的矩阵分块转置32-33
- 3.4 矩阵转置的实现33-48
- 3.4.1 整体结构33-34
- 3.4.2 命令解析单元34
- 3.4.3 矩阵分割单元34-41
- 3.4.4 乒乓转置单元41-47
- 3.4.5 矩阵合成单元47-48
- 3.5 本章小结48-51
- 4 矩阵运算设计51-77
- 4.1 标准化IP核接口设计51-54
- 4.2 矩阵运算基本运算单元54-60
- 4.2.1 复数乘法运算单元55-57
- 4.2.2 向量内积单元57-58
- 4.2.3 浮点运算单元的资源分析58-60
- 4.3 协方差IP核60-68
- 4.3.1 协方差IP核结构62-63
- 4.3.2 数据缓存单元63-67
- 4.3.3 运算单元67
- 4.3.4 数据填充单元67-68
- 4.4 广义内积IP核68-73
- 4.4.1 广义内积IP核结构70-71
- 4.4.2 数据缓存单元71-72
- 4.4.3 运算单元72-73
- 4.5 权值IP核73-75
- 4.5.1 数据缓存单元73-74
- 4.5.2 运算单元74-75
- 4.5.3 除法单元75
- 4.6 本章小结75-77
- 5 矩阵运算IP核的验证77-91
- 5.1 基于SystemVerilog的验证平台77-78
- 5.1.1 SystemVerilog验证平台的优点77
- 5.1.2 验证平台的整体结构77-78
- 5.2 转置IP核的功能验证78-79
- 5.3 协方差IP核的功能验证79-81
- 5.4 广义内积IP核的功能验证81-83
- 5.5 权值IP核的功能验证83-85
- 5.6 实验平台及结果分析85-89
- 5.7 本章小结89-91
- 6 总结与展望91-93
- 6.1 总结91-92
- 6.2 展望92-93
- 参考文献93-99
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,本文编号:1047672
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