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SRAM型FPGA的可重构容错结构研究

发布时间:2017-10-28 12:26

  本文关键词:SRAM型FPGA的可重构容错结构研究


  更多相关文章: 可靠性 动态可重构 容错 面积开销 功耗 随机近似加法器


【摘要】:SRAM型FPGA对辐射或电离等工作环境十分敏感,在可靠性要求较高的场合,必须应用容错技术来确保系统的正确运行。冗余是为提高可靠性普遍采用的方法,三模冗余是最常用的硬件冗余技术。但此类静态的容错设计方法代价太高,因此本文提出了基于FPGA动态可重构的容错方法,主要内容如下:(1)根据瞬态错误概率的高低来动态控制系统的冗余程度。在错误率低的时候,系统采用双备份比较,具有较低的面积开销和功耗;在错误率高的时候,系统切换到三模冗余排除单个错误的影响。本文采用基于Proxy Logic和EAPR的设计方法,以ISCAS'85 benchmark电路中的大型代表电路为验证模块,叙述了可重构容错的实现过程,之后重点验证了这种动态的容错设计方法和其它静态容错方法相比,在面积和功耗上的优势。(2)为进一步降低冗余带来的功率消耗,利用低字节出现错误并不影响某些数字系统性能的特点,本文提出一种近似加法器的结构并进行了其性能验证,而后提出了基于近似加法器的可重构容错结构设计。本文以DCT/IDCT变换为例,说明了近似计算的结构和性能,具体实现方法是对图像做DCT变换,然后进行IDCT变换恢复图像,通过恢复图像的质量以及硬件资源开销和功耗的分析,先比较了精确加法器和近似加法器的性能,再验证了所提出的随机近似加法器结构的整体性能较好。在完成仿真验证之后,利用随机近似加法器代替精确加法器,构建几种不同位数的随机近似加法器,采用FPGA的自重构方法,根据系统容错的需求程度动态地调用。
【关键词】:可靠性 动态可重构 容错 面积开销 功耗 随机近似加法器
【学位授予单位】:南京理工大学
【学位级别】:硕士
【学位授予年份】:2017
【分类号】:TN791
【目录】:
  • 摘要3-4
  • Abstract4-12
  • 1 绪论12-18
  • 1.1 课题背景及研究意义12
  • 1.2 可重构技术的发展12-13
  • 1.3 容错结构的研究现状13-16
  • 1.3.1 设计减缓技术14-15
  • 1.3.2 可重配置技术15-16
  • 1.3.3 可进化硬件容错16
  • 1.4 主要内容和结构安排16-18
  • 2 动态部分可重构设计基础18-25
  • 2.1 FPGA介绍18-22
  • 2.1.1 工作原理18-19
  • 2.1.2 芯片结构19-20
  • 2.1.3 编程工艺20-21
  • 2.1.4 设计流程21-22
  • 2.2 动态部分可重构技术22-23
  • 2.3 动态部分可重构技术的设计流程23-24
  • 2.4 本章小结24-25
  • 3 DWC/TMR可重构容错系统设计25-46
  • 3.1 容错技术概述25-26
  • 3.1.1 双备份比较25
  • 3.1.2 三模冗余25-26
  • 3.1.3 混合冗余26
  • 3.2 混合容错结构26-29
  • 3.3 DWC/TMR可重构容错系统设计方案29-33
  • 3.3.1 方案分析29-30
  • 3.3.2 可靠性分析30-32
  • 3.3.3 软硬件平台32-33
  • 3.4 DWC/TMR可重构容错系统的设计流程33-40
  • 3.4.1 设计输入33-34
  • 3.4.2 综合优化34-36
  • 3.4.3 通信机制36
  • 3.4.4 PlanAhead重构实现36-40
  • 3.5 系统仿真及结果分析40-44
  • 3.5.1 系统仿真40
  • 3.5.2 硬件资源开销分析40-42
  • 3.5.3 功耗分析42-43
  • 3.5.4 结果比较及分析43-44
  • 3.6 本章小结44-46
  • 4 基于近似加法器的自重构容错系统设计46-72
  • 4.1 常规精确加法器46-48
  • 4.2 近似加法器48-49
  • 4.3 基于近似加法器的DCT/IDCT的MATLAB仿真49-55
  • 4.3.1 MATLAB及其相关函数介绍49-50
  • 4.3.2 DCT/IDCT变换原理50-51
  • 4.3.3 MATLAB仿真51-52
  • 4.3.4 仿真结果比较及分析52-55
  • 4.4 基于近似加法器的DCT/IDCT的FPGA设计55-61
  • 4.4.1 基于近似加法器的DCT变换55-56
  • 4.4.2 量化与逆量化56-57
  • 4.4.3 基于近似加法器的IDCT变换57-58
  • 4.4.4 Modelsim仿真58-60
  • 4.4.5 近似加法器的性能分析60-61
  • 4.5 基于近似加法器的自重构容错系统的设计与实现61-71
  • 4.5.1 自重构容错系统设计思想61-62
  • 4.5.2 动态自重构技术62-63
  • 4.5.3 自重构容错系统设计流程63-71
  • 4.6 本章小结71-72
  • 5 总结与展望72-73
  • 致谢73-74
  • 参考文献74-78
  • 附录A78-80
  • 附录B80

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本文编号:1108258

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