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基于TSV绑定的三维芯片测试优化策略

发布时间:2017-11-06 05:01

  本文关键词:基于TSV绑定的三维芯片测试优化策略


  更多相关文章: SoC测试 D SoC 测试优化 测试成本


【摘要】:本文提出一种三维片上系统(3D So C)的测试策略,针对硅通孔(TSV,Through Silicon Vias)互连技术的3D So C绑定中和绑定后的测试进行优化,由于测试时间和用于测试的TSV数目都会对最终的测试成本产生很大的影响,本文的优化策略在有效降低测试时间的同时,还可以控制测试用的TSV数目,从而降低了测试成本.实验结果表明,本文的测试优化策略与同类仅考虑降低测试时间的策略相比,可以进一步降低约20%的测试成本.
【作者单位】: 清华大学计算机系;清华大学软件学院;
【基金】:国家高技术研究发展计划(863计划)课题(No.2009AA01Z129)
【分类号】:TN407
【正文快照】: 1引言近些年随着片上系统(So C,System on Chip)的发展越来越快,片上系统已经到了一个性能的瓶颈,主要是归结于电路的延迟越来越大,功耗越来越高.为了延续摩尔定律[1],三维(3D,3 Dimensional)集成技术日趋成为了一个很有前景的解决方案.首先,三维集成技术可以通过利用硅通孔(T

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本文编号:1147420

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