基于芯核分层布图的3D芯片扫描链优化设计

发布时间：2017-11-07 06:34

  本文关键词：基于芯核分层布图的3D芯片扫描链优化设计

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【摘要】：随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。
【作者单位】： 合肥工业大学计算机与信息学院;合肥工业大学情感计算与先进智能机器安徽省重点实验室;中国电子科技集团第三十八研究所;
【基金】：国家自然科学基金重点项目(61432004);国家自然科学基金(61474035,61204046,61306049) 安徽省科技攻关项目(1206c0805039) 安徽省自然科学基金(1508085QF129) 教育部新教师基金(20130111120030)资助项目
【分类号】：TN407
【正文快照】： 1引言与二维集成电路相比,三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)可以大幅度地缩小封装的平面尺寸,提高晶体管的密度[1]。3D芯片在堆叠的过程中通过过硅通孔(through silicon via,TSV)进行垂直互连[2-4],使得芯片之间的互连线变短、外形尺，

本文编号：1151285