考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型

发布时间：2017-11-19 22:13

  本文关键词：考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型

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【摘要】：集成电路工艺水平的提升,使得由单粒子瞬态脉冲造成的芯片失效越发不容忽视.为了准确计算单粒子瞬态脉冲对锁存器造成的失效率,提出一种考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型.使用提出的考虑扇出重汇聚的敏化路径逼近搜索算法查找门节点到达锁存器的敏化路径,并记录路径延迟;在扇出重汇聚路径上,使用提出的脉冲叠加计算方法对脉冲进行叠加;对传播到达锁存器的脉冲使用提出的锁存窗屏蔽模型进行失效率的计算.文中的锁存窗屏蔽模型可以准确计算扇出重汇聚导致的脉冲叠加,并对多时钟周期情形具有很好的适用性.针对ISCAS’85基准电路的软错误率评估结果表明,与不考虑多时钟周期瞬态脉冲叠加的方法相比,文中方法使用不到2倍的时间开销,平均提高7.5%的软错误率评估准确度.
【作者单位】： 合肥工业大学计算机与信息学院;安徽大学计算机科学与技术学院;合肥工业大学电子科学与应用物理学院;合肥工业大学数学学院;
【基金】：国家自然科学基金(No.61371025,No.61574052,No.61674048,No.61604001)
【分类号】：TN40
【正文快照】： 1引言工艺尺寸的降低,使得空间辐射效应引起的软错误成为纳米集成电路相当主要的不可靠因素来源之一[1,2].软错误是由集成电路瞬态故障引起的暂时性错误,而集成电路发生瞬态故障的主要原因是空间辐射环境中各种能量的中子或芯片封装材料中铀和钍掺杂发生放射性衰减发出α粒子

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本文编号：1205080