8位高速DAC集成电路设计

发布时间：2017-11-21 09:30

  本文关键词：8位高速DAC集成电路设计

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【摘要】：随着应用于视频领域和超宽带通信设备中的高速中等精度数据转换器需求量的急剧增加,采样频率超过GHz的数模转换器(DAC)受到越来越多的关注。然而,高速高性能DAC的研发充满了困难和挑战,是下一代通信技术和高清视频发展过程中必须解决的难题之一。因此,高速DAC的研究和设计具有广阔的市场前景和理论价值。论文采用BICOMS0.13μm工艺设计了一款8位高速电流舵DAC,其最高时钟速率可达6GSPS。输入码元先由数字部分处理,经过译码、同步、整形后驱动差分对电流开关,控制输出电流的流向。模拟电路负责提供各路稳定、匹配的权值电流,电流经开关控制后在输出电阻上产生差分的输出电压。此外,为了给电流源阵列提供精确、稳定的偏置,模拟部分还包括带隙电路、电压转电流电路以及低位电流源偏置电路的设计。在数字部分中,为了在译码电路的复杂度和电流源阵列的匹配性要求之间折衷,DAC的分段比设置为5：8,即5位高位译码,3位低位译码。其中高5位二进制到温度计译码使用行列译码方式。为了减少低位译码与高位译码的延时,同时尽量降低DNL误差和毛刺,低3位码也采用二进制到温度计译码。在信号经过译码后,后级电路包括同步锁存电路,驱动电路以及波形整形电路。除了电路原理方面的设计,高速DAC的性能受到版图设计的制约。本文采用精简的布局结构,缩减走线长度,使高速信号以及各路之间的延时最小。时钟信号以及输出信号都采用树形走线,以实现高速下的延时相等。对需要匹配的单元采用四方交叉、共心对称等技术保证良好的匹配性。在具体模块的电路设计中,本文对行列译码器的级间驱动电路与开关驱动波形整形电路进行了优化。5位行列译码器可分为2位行译码与3位列译码,其中每路行译码输出要驱动后级16个逻辑选择单元,需要4级树形走线,连线密度和对驱动能力的要求都很大。采用分布式驱动电路可以通过合理利用版图面积,增加冗余译码电路,减轻级间驱动电路压力并有效降低区域连线密度,减小串扰。此外,本设计针对电流开关驱动电路做了优化,使其除了满足传统的高交叉点、低摆幅要求,还在驱动波形下降沿窗口对其进行补偿,使波形的下降沿变得更加陡峭,从而改善了电路的高频性能。在6GSPs时钟速率,2.96GHz输出信号带宽下,仿真结果显示,优化后的电路比优化前的电路SFDR高34dB。后仿结果表明,设计的8位转换器最高可工作于6GSPs采样速率。DAC在整个奈奎斯特带宽内均可正常工作,DNL和INL可分别被控制在0.5LSB和0.4LSB范围内。在4GSPs时钟速率,1.98GHz输出信号带宽下,SFDR为53dB,功耗小于63mW。在6GSPs时钟速率,2.96GHz输出信号带宽下,SFDR为33dB,功耗小于96mW。
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792

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本文编号：1210468