支持动态变频的片上系统的时钟控制单元

发布时间：2017-11-28 12:05

  本文关键词：支持动态变频的片上系统的时钟控制单元

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【摘要】：随着半导体行业的飞速发展,集成电路的制造和工艺的进步,片上系统(SoC)的规模越来越大的同时功能越来越复杂,体积也越来越小,但与此同时,对于性能和功耗的要求也大幅提高,尤其是日渐普及的移动电子设备,它们对性能和续航的依赖越来越大。所以,如何在降低功耗的同时保持相应的性能是当今SoC设计中最受人们关注的问题之一。针对SoC的功耗优化,可以分别从系统级,软件级,架构级,行为级,寄存器传输级,门级和晶体管级等层次进行,在不同的层次有着不同的优化参数,实际上从系统级去考虑功耗的问题,对SoC的功耗优化幅度最大,优化效果也越明显。就时钟同步电路而言,动态功耗是SoC系统功耗的主要来源,而动态功耗控制是SoC设计中系统级别上最主要的提高功耗利用率的有效方法。根据国内外的相关研究,系统时钟是影响SoC性能与功耗的最主要因素,因此,如何有效的控制SoC系统时钟是实现系统级功耗优化的最大挑战。本课题提出一种基于动态功耗控制的系统级时钟控制方法,并应用其设计实现了一种应用于低功耗SoC芯片的支持动态变频的功耗控制单元。该功耗控制单元通过运用门控时钟技术,实现了五个不同的SoC工作状态,让系统能根据不同的性能和功耗的要求选择不同的工作状态；同时,通过运用自适应动态频率调节技术,通过采样SoC系统执行时的任务负载和工作时间,根据系统现时需求的变化,计算出工作任务最佳的工作频率,并且实时的动态调节SoC的工作频率,最终实现功耗的优化。整个过程主要由硬件电路实现,无需软件的参与,极大的提高了对时钟控制的实时性。在本课题中,将该功耗控制单元集成应用到基于openMSP430嵌入式处理器的低功耗微控制器实验平台系统中,并结合Verilog Compiled Simulator和Verdi等工具进行功能仿真和验证,同时采用Design Compiler进行一定的优化并得出设计的网表,利用Power Compiler工具对仿真结果和设计网表进行功耗估计分析,仿真验证以及功耗分析的实验结果表明,引入支持动态变频的系统芯片功耗控制单元的微控制器在满足工作效率与性能需求的基础上,能够有效降低SoC系统的1.4%-19.6%的功耗,具有一定的实际应用意义。
【学位授予单位】：广东工业大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN47

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本文编号：1233885