触发器功耗控制技术与设计研究

发布时间：2018-01-03 13:32

本文关键词：触发器功耗控制技术与设计研究　出处：《浙江大学》2017年博士论文　论文类型：学位论文

【摘要】：随着集成电路的高速发展,人类社会正进入一个全新的信息时代。一方面,随着集成电路工艺尺寸的不断缩小、晶体管集成数目和电路时钟频率的不断增加,集成电路芯片的功耗问题日益突出。另一方面,安全芯片在集成电路产业高速发展的带动下进入到各行各业。相对于传统密码分析,功耗旁路分析可以利用密码安全芯片运行时泄露的功耗信息,结合密码算法设计细节进行密钥分析。因此,功耗无论是作为同步数字电路系统的性能衡量指标,还是作为针对密码安全芯片功耗攻击所需的旁路泄露信息,都有着极其重要的作用。所以,研究功耗控制技术对适用于不同领域的芯片设计有着重要的作用。此外,在同步数字VLSI系统中,时钟系统主要由时钟分配网络和时序元件组成,其约占系统总功耗的30%-60%,而时序元件又包含触发器和锁存器,其功耗约占时钟系统总功耗9 0%。因此,触发器的功耗在系统总功耗中占有很大比重。此外,触发器作为密码运算电路的基本组成单元,是功耗泄露信息的一个重要来源。所以,研究触发器功耗控制技术并将其应用于触发器设计,对于其不同的应用环境都有着极为重要的意义。为此,我们首先研究了触发器功耗控制技术的概念与组成,具体可分为低功耗控制技术、功耗平衡控制技术及扰动功耗控制技术。然后我们将以上三种触发器功耗控制技术应用于触发器设计,提出了多种创新和性能优越的触发器设计,并进行相关仿真实验验证。首先,为了降低触发器的功耗,我们研究了基于降低开关活动因子的钟控技术及其在低功耗触发器设计中的应用。所以,我们提出了两种新型钟控技术——时钟边沿选择触发控制技术和嵌入式钟控技术,即通过抑制触发器中的冗余时钟信号或时钟信号的冗余边沿,从而可以很大程度上降低触发器的总功耗。然后,将这两种低功耗控制技术与二值和三值脉冲触发器的优势结合,我们分别提出了四种新型脉冲触发器设计:基于时钟边沿控制技术的显性双边沿脉冲触发器(DEPFF-CEC),基于嵌入式钟控技术和上拉技术的隐性脉冲触发器设计(IPFF-CGPC,IPFF-ECGPC),基于嵌入式钟控技术的双边沿隐性脉冲触发器设计(DIFF-CGS)和基于嵌入式钟控技术的三值脉冲式D触发器设计(CG-TDFF)。以上四种不同的脉冲触发器设计既有相同点也有各自的侧重点。相同点在于其都采用了钟控技术,具有杰出的低功耗特性,特别适用于数据变化频率较低且对速度要求相对较低的低功耗系统中。例如,IPFF-CGPC在10%的数据开关活动频率条件下,相对于同类电路设计可节省功耗58.90%-85.89%。而典型CMOS逻辑电路的数据开关活动频率为8%-12%,因此我们所提出的四种低功耗脉冲触发器都适用于低功耗电路设计或标准单元库的设计。而各种脉冲触发器设计也有自己的优势。其中,DEPFF-CEC是显性双边沿脉冲触发器,具有独立的脉冲信号发生器,对时钟偏斜容限大;IPFF-CGPC及IPFF-ECGPC是隐性单边沿脉冲触发器,IPFF-CGPC在输入信号开关活动率较高时仍然有较好的低功耗表现,IPFF-ECGPC无阈值损失问题,鲁棒性好;DIFF-CGS是隐性双边沿脉冲触发器,对时钟有效边沿的利用率更高;CG-TDFF是三值脉冲触发器,具有三值电路的所有优势,诸如其集成电路的面积更小、信号传输线更少、更多的时钟跳变边沿等。其次,为了提高电路抗功耗攻击的能力,我们研究了单元电路级的功耗平衡控制技术及其在触发器设计中的应用。所以,我们提出了一种基于动态电流模式逻辑的新型全定制触发器设计(DyCML-FF),其功耗恒定且与输入数据组合无关。通过对该触发器与灵敏放大器结构触发器(SABL-FF)和波动差分结构触发器(WDDL-FF)的仿真结果对比分析可表明,DyCML-FF在归一化能量偏差(NED)和归一化标准偏差(NSD)性能上有显著提升,证明其在抗旁路分析性能上有显著提升。此外,DyCML-FF由于其低功耗效率和高速性能而拥有最小PDP,分别比SABL-FF和WDDL-FF小10.60%和88.35%。因此,本文所提出的DyCML-FF是对于安全性和PDP都是严格要求的专用集成电路(ASIC)中时序元件的一个合适选择。最后,为了进一步提高电路抗功耗攻击的能力,我们首次提出了一种新型的单元电路级旁路防御技术—扰动功耗逻辑技术(FPL),并将其应用于触发器设计,于是提出了基于扰动功耗逻辑的触发器设计(FPL-FF)。该触发器通过采用级联电压逻辑(CVL),扰乱实际功耗和固定数据转换之间的关系,从而动摇了旁路攻击的基石。而补偿单元(CU)可以极大增强FPL-FF的SCA抗性。基于触发器的仿真实验证明了所提出逻辑的抗旁路攻击特性。另外,我们将基于标准单元逻辑(SC)、波动差分逻辑(WDDL)和FPL逻辑实现的PRESENT/AES查表操作的测试电路作为实际攻击场景的先验步骤。对测试电路进行相关系数攻击(CPA)和旁路泄漏评估(TVLA)的结果证明所提出的FPL逻辑具有更好的安全性。此外,我们将触发器扰动功耗控制技术与其他单元电路级旁路防御技术结合以获得更高级别的安全性,从而克服了其因互补输出轨的不平衡电容性负载而容易被旁路攻击的缺陷。因此,我们提出的FPL逻辑及其触发器设计在安全性和成本约束前提下要优于其竞争对手,使其可作为资源受限系统中的安全解决方案。
[Abstract]:In order to reduce the power consumption of flip - flop , the power consumption of flip - flop is mainly composed of clock distribution network and timing element , which accounts for 30 - 60 % of total power consumption of the system . In order to improve the performance of circuit ' s anti - power attack , we propose a novel full - custom flip - flop design ( FPL - FF ) based on dynamic current mode logic , which has the advantages of smaller area , less signal transmission line , more clock transition edge , etc .

【学位授予单位】：浙江大学
【学位级别】：博士
【学位授予年份】：2017
【分类号】：TN402

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