基于SystemVerilog的事务级建模在FPGA测试中的应用与研究

发布时间：2018-01-11 07:16

  本文关键词：基于SystemVerilog的事务级建模在FPGA测试中的应用与研究　出处：《科技与创新》2016年23期 　论文类型：期刊论文

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【摘要】：随着FPGA的广泛应用,其设计规模和复杂度也急剧增加,FPGA测试的效率也有待进一步提高。研究了基于System Verilog的事务级建模,并结合具体实例研究了其在FPGA测试中的应用。研究表明,基于System Verilog的事务级建模可重用性强,使用方便,可使FPGA的测试效率得到极大提高。
[Abstract]:With the wide application of FPGA , the design scale and complexity of FPGA have also increased dramatically , and the efficiency of FPGA testing is still to be further improved . The application of FPGA in FPGA testing is studied . The research shows that the transaction level modeling based on system verilog can be reused , and it is convenient to use , which can improve the test efficiency of FPGA .

【作者单位】： 工业和信息化部电子第五研究所;
【分类号】：TN791
【正文快照】： FPGA(Field Programmable Gate Array,现场可编程门阵列)相比于ASIC和通用CPU而言,其在性能、价格和灵活性方面都较好,已经被广泛应用于航空、航天、通信、汽车工业等领域。同时,其设计规模及复杂度也在急剧增加。如果单纯采用传统FPGA验证方法,构造用例复杂,且用例可复用性低

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本文编号：1408586