一种基于相对延时比模型的全数字时钟电路产生器

发布时间：2018-01-13 10:41

  本文关键词：一种基于相对延时比模型的全数字时钟电路产生器　出处：《微电子学与计算机》2017年06期 　论文类型：期刊论文

  更多相关文章： 低功耗 全数字 时钟生成器 相对延时比模型

【摘要】：设计了一种应用于低功耗领域的基于相对延时比模型的全数字时钟生成器,解决了环形振荡器产生振荡周期受到工艺偏差、环境温度偏移和供电电压抖动等因素影响的问题.该时钟生成器由相对延时比生成器、映射译码单元和数字控制振荡器组成.一款10~40 MHz频率可调节的全数字时钟电路生成器基于smic180nm CMOS工艺库,整个芯片面积(除IO pad)为1.02mm~2.测试结果表明,当目标频率设定为25 MHz,在供电电压在1.6~2V,环境温度在0~80℃变化时,该时钟生成器的最大输出频率误差为3%,输出时钟相位噪声在1 MHz频偏处为-114.82dBc/Hz,具有良好的频率稳定性.
[Abstract]:The relative delay than the digital clock generator is designed based on a model used in low power field, solve ring oscillator generates periodic oscillation by process variation, effect of ambient temperature and supply voltage offset jitter problem. The clock generator by the relative delay ratio of generator, composed of mapping decoding unit and digital control oscillator generator. Digital clock circuit of a 10~40 MHz frequency adjustable smic180nm CMOS Technology Library Based on the whole chip area (except IO pad) showed that the test results for the 1.02mm~2., when the target frequency is set to 25 MHz supply voltage at 1.6~2V ambient temperature at 0~80 Deg. C changes, the maximum output frequency error of the clock generator is 3% output, clock phase noise at 1 MHz offset is -114.82dBc/Hz, good frequency stability.

【作者单位】： 南开大学电子信息与光学工程学院;中国科学院微电子研究所;中国科学院大学;
【基金】：国家自然科学基金项目(61306025,61474135)
【分类号】：TN402
【正文快照】： 3中国科学院大学,北京100049)(1College of Electronic Information and Optical Engineering,Nankai University,Tianjin 300350,China;2Institute of Microelectronics,Chinese Academy of Sciences,Beijing 100029,China;3University of Chinese Academy of Sciences,Beiji

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本文编号：1418553