基于动态电路的高速发送端设计

发布时间：2018-03-19 13:43

  本文选题：高速发送端　切入点：异步FIFO　出处：《高技术通讯》2016年07期 　论文类型：期刊论文

【摘要】：为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。
[Abstract]:In order to reduce the delay of the transmitter in the high-speed serial interface, based on the research and analysis of the existing structure of the transmitter, In this paper, a new method of data transmission across clock domain is proposed and implemented in practical circuit. This method can greatly reduce the delay of asynchronous FIFO when data is transmitted across clock domain. The dynamic circuit is used to improve the high speed parallel serial converter circuit at the transistor level. The timing requirements of the critical path are relaxed, and the whole circuit of the transmitter can run at a higher frequency. The transmitter circuit is realized by 40nm CMOS process. The actual chip test data show that the transmitter using this circuit can work stably at the rate of 13 GB / s.
【作者单位】： 计算机体系结构国家重点实验室(中国科学院计算技术研究所);中国科学院计算技术研究所;中国科学院大学;龙芯中科技术有限公司;
【基金】：国家“核高基”科技重大专项课题(2014ZX01020201,2014ZX01030101) 国家自然科学基金(61521092,61432016)资助项目
【分类号】：TN402

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本文编号：1634525