应用于14bit低功耗流水线ADC的sub-ADC电路设计

发布时间：2018-03-26 02:08

  本文选题：流水线ADC　切入点：低功耗　出处：《微电子学与计算机》2017年01期

【摘要】：基于SMIC 0.18μm标准CMOS工艺,设计了一种应用于14bit、100 MHz采样频率低功耗流水线ADC的1.5位sub-ADC单元电路.sub-ADC主要包括核心模块比较器电路和编码单元电路.采用由前置放大器和锁存器构成的动态锁存比较器,来实现较高的速率.为降低流水线ADC的每一级功耗,提出一种新结构的sub-ADC电路,实现前置放大器在相邻的比较器中共享,增加复位开关电路降低“回踢”噪声和消除两锁存器之间的相互干扰.仿真结果表明:在3V电源电压、100 MHz的采样频率下,输入输出正确翻转,传输延时为1.73ns,功耗为157.3μA,可满足高精度低功耗流水线ADC的性能要求.
[Abstract]:Based on SMIC 0.18 渭 m standard CMOS process, A 1.5-bit sub-ADC cell circuit used in 14bit-100 MHz sampling frequency and low power pipeline ADC is designed. The 1.5-bit sub-ADC cell circuit mainly includes the core module comparator circuit and the coding unit circuit. The dynamic latch comparator is composed of preamplifier and latch. In order to reduce the power consumption of pipeline ADC at every stage, a new sub-ADC circuit is proposed to share the preamplifier in the adjacent comparator. By increasing the reset switch circuit to reduce the "backkick" noise and eliminate the mutual interference between the two latches, the simulation results show that at the sampling frequency of 3V power supply voltage of 100 MHz, the input and output are flipped correctly. The transmission delay is 1.73 ns and the power consumption is 157.3 渭 A. it can meet the performance requirements of pipeline ADC with high precision and low power consumption.
【作者单位】： 广东工业大学信息工程学院;
【分类号】：TN432

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本文编号：1665864