低抖动高线性压控振荡器设计与仿真分析

发布时间：2018-03-30 05:21

  本文选题：锁相环　切入点：压控振荡器　出处：《华侨大学学报(自然科学版)》2017年06期

【摘要】：设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120dBc·Hz-1@1 MHz.通过调节外接电阻电容,使得电路在36V电源电压下,输出100.03.0×107 MHz的矩形波,电路兼具低相位噪声和高线性特性.
[Abstract]:A voltage controlled oscillator used in PLL circuit is designed. The circuit adopts floating capacitor structure, which can increase the amplitude of capacitive charge and discharge and reduce clock jitter. The circuit can reduce the loop delay without feedback and compensation. The circuit is implemented with CSMC 0.6 渭 m CMOS standard process library. The simulation results show that the phase noise of the circuit reaches -128U -122U -120dBc Hz-1@1 MHz. by adjusting the external resistor capacitance, the circuit is at 36V power supply voltage, and the simulation results show that the phase noise reaches -128U -122U -120dBc Hz-1@1 MHz. by adjusting the external resistor capacitance, the circuit can be used at 36V power supply voltage. The output rectangular wave of 100.03.0 脳 10 ~ 7 MHz has both low phase noise and high linearity.
【作者单位】： 华侨大学信息科学与工程学院;厦门市ASIC与系统重点实验室;
【基金】：福建省科技计划重点项目(2013H0029) 福建省泉州市科技计划项目(2013Z33) 华侨大学研究生科研创新能力培育计划资助项目(1400201019)
【分类号】：TN752

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本文编号：1684534