信号跨时钟域问题分析及验证方法研究

发布时间：2018-04-01 12:08

  本文选题：FPGA　切入点：跨时钟域　出处：《电子技术应用》2017年01期

【摘要】：航天用FPGA设计复杂度越来越高,其表现之一就是设计中存在多个时钟域,当信号从一个时钟域进入另一个时钟域,即不同时钟域之间发生数据交互时,就会带来信号跨时钟域产生的亚稳态问题(CDC问题)。亚稳态问题虽普遍存在,但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的,提出一种分层次、多模式的跨时钟域验证方法,为跨时钟域问题分析确认提供强有力的参考。
[Abstract]:The design complexity of aerospace FPGA is becoming more and more complex, one of its manifestations is that there are many clock domains in the design. When the signal moves from one clock domain to another, that is, data interaction occurs between different clock domains. The problem of metastable state generated by signal across the clock domain is a problem of CDC. Although the problem of metastable state exists generally, it is very difficult to locate by traditional verification means, that is, functional simulation or timing simulation. A hierarchical approach is proposed. The multi-mode cross-clock domain verification method provides a powerful reference for cross-clock domain problem analysis and validation.
【作者单位】： 中国航天科技集团公司第九研究院第七七一研究所;
【分类号】：TN791

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