基于FPGA的皮秒计数设计

发布时间：2018-06-01 08:17

  本文选题：现场可编程门阵列 + 原语　； 参考：《新技术新工艺》2016年01期

【摘要】：在实际的现场可编程门阵列(FPGA)设计中,对纳秒以下的时间计数至今没有很好的方法进行处理。在以往的FPGA实现中,往往采用官方提供的DCM或PLL对时钟信号进行倍频处理。上述方法由于受到硬件资源的约束,用户不能随心所欲地对时钟信号进行多次处理,原因在于器件内部的DCM有限。提出了以IODELA原语为基础的方法进行时间计数设计,采用Verilog HDL硬件描述语言对皮秒进行计数操作,以Xilinx官方的Zedboard开发板和Virtex5开发板、以IODELAY原语与IDELAY原语为基础对纳秒以下的时间进行操作。经过功能仿真与板级验证,成功地实现了对于75ps~4ns(主频250 MHz的频率)的高精度计数功能。皮秒计数的实现,对于时间测量电路中细时间(主频频率4ns的时间,即75ps~4ns的时间)的生成,以及对于进行FPGA纳秒级别以下的时钟操作产生了巨大且深远的作用。目前,该单元已经成功地应用在了时间测量电路的设计上。
[Abstract]:In the design of practical field programmable gate array ( FPGA ) , there is no good method to process the clock signal below nanosecond . In the past FPGA implementation , the clock signal is often processed by the official DCM or PLL .
【作者单位】： 昆明理工大学理学院;
【基金】：国家自然基金资助项目(11103069)
【分类号】：TN791

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本文编号：1963503