基于40nm超大规模SoC芯片存储器测试电路设计与实现

发布时间：2018-06-03 11:09

  本文选题：可测性设计 + 存储器测试　； 参考：《电子器件》2017年04期

【摘要】：针对超大规模SoC(System on Chip)芯片中存储器的测试需求,首先分析存储器测试中存在的主要问题,包括新故障模型和新算法的需求、对电路性能的影响、以及测试成本的增加等。针对上述问题,存储器测试电路设计中,综合考虑PPA(Power Performance Area)等多个设计因素优化测试电路,包括BIST(Build-in-Self Test)电路布局、数量、时序、存储器布图规划等。最后在一款40 nm量产SoC芯片上,应用Mentor Graphics公司LV(Logic Vision)流程实现了测试电路设计,实验结果证明本方案的可行性和有效性。
[Abstract]:In order to meet the requirements of memory testing in very large scale SoC(System on Chip chips, the main problems in memory testing are analyzed, including the requirements of new fault models and new algorithms, the influence on circuit performance and the increase of test cost. In order to solve the above problems, PPA(Power Performance area is considered in the design of memory test circuit, including BIST(Build-in-Self test circuit layout, quantity, timing, memory layout and so on. Finally, a 40 nm mass production SoC chip is used to design the test circuit using Mentor Graphics LV(Logic vision. The experimental results show the feasibility and effectiveness of this scheme.
【作者单位】： 南京邮电大学电子科学与工程学院;
【分类号】：TN407

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本文编号：1972568