基于FPGA的并串转换电路硬件实现

发布时间：2018-10-12 15:51

【摘要】：并串转换电路在通信接口中具有广泛的应用,可编程逻辑阵列由于具备灵活、可重构等特点非常适应于并串转换硬件电路的实现。为了解决硬件电路结构中资源与性能的矛盾,分析比较了移位寄存器、计数器与组合逻辑条件判定三种不同的并串转换硬件电路结构,并通过设计仿真对其进行了功能验证和性能评估。实验结果表明采用移位寄存器的实现方法具有最优的速度性能,采用计数器的实现方法具有最优的性价比,采用组合逻辑条件判定的实现方法具有最少的寄存器资源消耗,可根据实际应用需求合理选择并串转换硬件电路实现方式。
[Abstract]:Parallel series conversion circuit is widely used in communication interface, and programmable logic array is very suitable for the realization of parallel string conversion hardware circuit because of its flexible and reconfigurable characteristics. In order to solve the contradiction between resource and performance in hardware circuit structure, three different parallel series-conversion hardware circuits are analyzed and compared, such as shift register, counter and combinational logic condition. Function verification and performance evaluation are carried out through design and simulation. The experimental results show that the realization method of shift register has the optimal speed performance, the realization method of counter has the optimal performance-price ratio, and the realization method using combinatorial logic condition judgment has the least register resource consumption. According to the practical application requirements, we can reasonably select the realization mode of parallel series conversion hardware circuit.
【作者单位】： 工业和信息化部电子第五研究所;
【分类号】：TN791

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本文编号：2266708