基于线性解压结构的低功耗测试方法研究

发布时间：2019-07-20 06:59

【摘要】：随着半导体技术变得越来越成熟,芯片的集成度越来越高,越来越多的功能都集成在了很小的芯片上。然而,芯片超高的集成度也给超大规模集成电路测试带来了严峻挑战,其中如何减少庞大的测试数据量和降低芯片测试时产生的高功耗,已经成为工业界与学术界迫切想要解决的问题。本文分析了芯片测试过程中高测试功耗的原因和所带来的危害,介绍了目前已经提出的一些测试数据压缩方法和低功耗测试方法,同时指出了测试数据压缩技术与低功耗测试技术之间的矛盾。在此基础上,提出了两种低功耗测试数据压缩方案。本文针对LFSR重播种过程中测试功耗较高,以及在考虑功耗的同时如何兼顾LFSR的编码效率等问题,提出了一种先通过分段相容编码优化测试激励,再合并测试立方的标记位,最后使用LFSR重播种的低功耗测试方法。编码时,首先以同时减少确定位数量和移位功耗为目标,把测试立方分为不同类型的数据段,并引入标记位加以区分。然后利用标记位中的X,通过合并相互兼容的标记位,继续减少经过编码的测试立方中的确定位。方案根据标记位的兼容性,提出一种基于标记的分组算法,对测试集中的测试立方进行划分和重排序。实验结果表明该方案的平均压缩率达到94.15%,且对平均功耗的降低程度平均达到75.18%,可以有效降低测试功耗。基于Viterbi算法的测试数据压缩方法有较好的压缩效率,并且编码效率不依赖于测试通道数量,但是存在着测试功耗过高的缺点,同时当测试立方集中含有较多确定位时,编码成功率和编码效率会显著下降。本文提出一种基于Viterbi算法的低功耗测试压缩方案,首先利用测试立方的X位做低功耗填充,来增强解码后测试模式相邻位之间的一致性,然后以增加测试立方中的X位为目标进行分段相容编码,将填充后的大量确定位重新编码为X位,从而提高Viterbi压缩中种子的编码效率,最后利用Viterbi算法压缩重编码后的测试立方集。整体方案以分段相容编码思想为基础,建立了一个协同解决测试压缩和测试功耗问题的测试框架。实验结果表明,所提出的方案可以提高测试压缩率,并且降低测试功耗。
【图文】：
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＇．逡逑图１．２测试成本主要姐成部分逡逑Ｆｉｇ邋１．２邋Ｔｈｅ邋ｍａｉｎ邋ｃｏｍｐｏｎｅｎｔｓ邋ｏｆ邋ｔｅｓｔ邋ｃｏｓｔ逡逑另一方面，目前测试功耗已经成为集成电路测试中的关键性技术挑战。随着逡逑半导体工艺的不断进步，集成度和时钟频率提高很快，但是伴随而来的是芯片在逡逑生产过程中会出现越来越多的故障，其中许多故障与时序有关。因此，在芯片测逡逑试中需要采用实速测试，使得测试时的时钟频率与芯片实际工作时的时钟频率相逡逑同。目前芯片在实速测试中遇到越来越多的挑战，其中，测试中的高功耗问题是逡逑最值得注意的。逡逑目前，集成电路上的晶体管密度增长速度仍然很快，同时芯片上的功耗密度逡逑２逡逑

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【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN407

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