垂直纳米线晶体管的制备技术
发布时间：2019-08-27 10:44
【摘要】：对目前垂直纳米线晶体管的制备技术进行了综述。首先根据器件结构取向介绍了纳米线晶体管的分类,即水平纳米线晶体管和垂直纳米线晶体管,比较了这两类不同结构晶体管的优缺点,阐述了垂直纳米线晶体管的优势及其潜在应用价值。重点介绍了两种主流的垂直纳米线晶体管的制造方法,即自下而上方法和自上而下方法,自上而下方法则又分为后栅工艺和先栅工艺。随后详细比较了它们之间的不同。最后,对垂直纳米线晶体管制造过程中的工艺挑战进行了分析,提出了几种可行的解决方案,并预测了垂直纳米线晶体管未来的发展趋势,特别是在低功耗器件及3D存储器等方面的发展走向。
【图文】：
］。自上而下方法制备VNWFET又分为两种工艺方法，即后栅工艺和先栅工艺。后栅工艺是借助电子束曝光、深反应离子刻蚀和应力自限制氧化直接获得大高宽比结构的垂直纳米线，最后淀积栅介质层和栅电极层;而先栅工艺则是参照三维闪存(3DNAND)的制作方法，首先依次CVD多层薄膜(包括介质隔离层和栅电极层)，再曝光并刻蚀出大深宽比的圆柱形沟槽结构，然后在沟槽中淀积栅介质，，最后外延硅、锗硅等材料形成沟道。2.1自下而上方法对于自下而上方法，V．Schmidt等人［11］使用VLS方法制备出了VNWFET，具体工艺流程如图2所示。(a)Au作为催化剂诱导纳米线生长(b)淀积SiO2和Al栅(c)淀积聚酰亚胺，并ＲIE回刻聚酰亚胺(d)化学腐蚀除去多余的Al(e)去除聚酰亚胺后，再淀积SiO2并回刻(f)淀积Al，实现Al互连图2自下而上方法制备VNWFET的工艺流程［11］Fig.2FabricationprocessflowofVNWFETbythebottom-upmethod［11］在自下而上方法中，纳米线在基底上生长、富集，随后转移到目标衬底，再按照图2(b)～(f)的工艺步骤完成器件的制造。J．Goldberger等人［12］也采用类似的方法制备出了VNWFET，纳米线直径微缩到了5nm，突破了传统光刻工艺的限制，并保证了器件良好的电学特性。L．Chen等人［13］采用VLS方法制备出了Ge/Si核/壳VNWFET，利用Ge的高空穴迁移率以及Ge/Si异质结结构形成的一维高密度空穴气，实现了高性能的p-MOSFET。尽管自下而上方法可以选用更多的材料和衬底，实现复杂的晶向，但是缺乏复杂电路所需的位置精度，即很难控制纳米线的生长位置，从而不能
燃徼傻乧NWFET阵列，如图3所示。这些晶体管的源漏区均采用硅化物接触，栅长也进一步缩小，并采用金属栅。图3(a)为VNWFET的阵列及其与外部互连的结构图，包括源、漏及栅接触;图3(b)为单个VNWFET的剖面图，标示了栅氧化层和金属栅构成的栅堆栈，器件的源、漏和栅都进行了硅化处理。(a)VNWFET阵列示意图(b)单个VNWFET的剖面图图3VNWFET阵列示意图及单个VNWFET的剖面图［16］Fig.3SchematicoftheVNWFETarrayandthecross-sec-tionviewofasingleVNWFET［16］X．L．Han课题组［18］制备VNWFET的详细流程如图4所示。首先，在p型硅(掺杂浓度为7×1018cm－3)衬底上通过氢倍半硅氧烷(hydrogensilsesquioxane，HSQ)负性光刻胶电子束曝光和反应离子刻蚀(reactiveionetching，ＲIE)形成圆柱形的纳米硅柱。随后，通过应力自限制氧化缩减纳米硅柱的尺寸，接着刻蚀掉氧化硅。然后在725℃环境下生长一层厚度为5nm的栅氧化层，并用各向异性刻蚀方法去除纳米线顶部和底部的氧化层，同时保留栅氧化层。随后在硅纳米线的顶部和底部各向异性地淀积Pt，在快速热退火(rapidthermalannealing，ＲTA)(500℃，3min)下形成硅化物PtSi即为S/D接触。随后即是最重要的一步，即准确地控制源－栅－漏(S-G-D)之间的介质隔离层，从而获得对称的器件结构。HSQ材料作为介质隔离层再次旋涂在整个结构中，厚度为350nm，(a)垂直纳米线光刻，Cl基等离子刻蚀垂直纳米线及牺牲层氧化(b)热生长栅氧化层约5nm(c)S/D生长硅化物(d)沉积介质隔离层，旋涂低k材料并回刻，定义金属栅(各向异性淀积Cr或Ni约15nm)(e)再次沉积介质隔离层，并刻蚀接触孔(f)S/D/G的Al外部互连，烧结退火图4VNWFET的制备工艺流程［18］Fig.4Fabricati
【作者单位】： 中国科学院微电子研究所微电子器件与集成技术重点实验室;中国科学院大学;
【基金】：国家科技重大专项资助项目(2013ZX02303007)
【分类号】：TN386
本文编号：2529719
【图文】：
］。自上而下方法制备VNWFET又分为两种工艺方法，即后栅工艺和先栅工艺。后栅工艺是借助电子束曝光、深反应离子刻蚀和应力自限制氧化直接获得大高宽比结构的垂直纳米线，最后淀积栅介质层和栅电极层;而先栅工艺则是参照三维闪存(3DNAND)的制作方法，首先依次CVD多层薄膜(包括介质隔离层和栅电极层)，再曝光并刻蚀出大深宽比的圆柱形沟槽结构，然后在沟槽中淀积栅介质，，最后外延硅、锗硅等材料形成沟道。2.1自下而上方法对于自下而上方法，V．Schmidt等人［11］使用VLS方法制备出了VNWFET，具体工艺流程如图2所示。(a)Au作为催化剂诱导纳米线生长(b)淀积SiO2和Al栅(c)淀积聚酰亚胺，并ＲIE回刻聚酰亚胺(d)化学腐蚀除去多余的Al(e)去除聚酰亚胺后，再淀积SiO2并回刻(f)淀积Al，实现Al互连图2自下而上方法制备VNWFET的工艺流程［11］Fig.2FabricationprocessflowofVNWFETbythebottom-upmethod［11］在自下而上方法中，纳米线在基底上生长、富集，随后转移到目标衬底，再按照图2(b)～(f)的工艺步骤完成器件的制造。J．Goldberger等人［12］也采用类似的方法制备出了VNWFET，纳米线直径微缩到了5nm，突破了传统光刻工艺的限制，并保证了器件良好的电学特性。L．Chen等人［13］采用VLS方法制备出了Ge/Si核/壳VNWFET，利用Ge的高空穴迁移率以及Ge/Si异质结结构形成的一维高密度空穴气，实现了高性能的p-MOSFET。尽管自下而上方法可以选用更多的材料和衬底，实现复杂的晶向，但是缺乏复杂电路所需的位置精度，即很难控制纳米线的生长位置，从而不能
燃徼傻乧NWFET阵列，如图3所示。这些晶体管的源漏区均采用硅化物接触，栅长也进一步缩小，并采用金属栅。图3(a)为VNWFET的阵列及其与外部互连的结构图，包括源、漏及栅接触;图3(b)为单个VNWFET的剖面图，标示了栅氧化层和金属栅构成的栅堆栈，器件的源、漏和栅都进行了硅化处理。(a)VNWFET阵列示意图(b)单个VNWFET的剖面图图3VNWFET阵列示意图及单个VNWFET的剖面图［16］Fig.3SchematicoftheVNWFETarrayandthecross-sec-tionviewofasingleVNWFET［16］X．L．Han课题组［18］制备VNWFET的详细流程如图4所示。首先，在p型硅(掺杂浓度为7×1018cm－3)衬底上通过氢倍半硅氧烷(hydrogensilsesquioxane，HSQ)负性光刻胶电子束曝光和反应离子刻蚀(reactiveionetching，ＲIE)形成圆柱形的纳米硅柱。随后，通过应力自限制氧化缩减纳米硅柱的尺寸，接着刻蚀掉氧化硅。然后在725℃环境下生长一层厚度为5nm的栅氧化层，并用各向异性刻蚀方法去除纳米线顶部和底部的氧化层，同时保留栅氧化层。随后在硅纳米线的顶部和底部各向异性地淀积Pt，在快速热退火(rapidthermalannealing，ＲTA)(500℃，3min)下形成硅化物PtSi即为S/D接触。随后即是最重要的一步，即准确地控制源－栅－漏(S-G-D)之间的介质隔离层，从而获得对称的器件结构。HSQ材料作为介质隔离层再次旋涂在整个结构中，厚度为350nm，(a)垂直纳米线光刻，Cl基等离子刻蚀垂直纳米线及牺牲层氧化(b)热生长栅氧化层约5nm(c)S/D生长硅化物(d)沉积介质隔离层，旋涂低k材料并回刻，定义金属栅(各向异性淀积Cr或Ni约15nm)(e)再次沉积介质隔离层，并刻蚀接触孔(f)S/D/G的Al外部互连，烧结退火图4VNWFET的制备工艺流程［18］Fig.4Fabricati
【作者单位】： 中国科学院微电子研究所微电子器件与集成技术重点实验室;中国科学院大学;
【基金】：国家科技重大专项资助项目(2013ZX02303007)
【分类号】：TN386
本文编号：2529719
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