应用于传感器的可重构模数转换器的研究与设计

发布时间：2019-09-23 10:30

【摘要】：随着传感器接收信号的多样化,对模数转换器的带宽、精度、速度等参数要求的差异逐渐变大。传感器中需要集成多个不同性能的ADC来满足功能需求,这就增大了芯片面积和功耗,从而增加了设计成本。为了减小这些影响,本文设计了一种可重构的Algorithmic-∑△ ADC。该结构可以通过改变对每一次采样到的输入信号的转换周期数,实现不同的转换精度和速度,而不需要以提高功耗或者芯片面积为代价。首先分析了现有可重构ADC的基本架构和性能特点,根据低功耗传感器的应用环境要求,综合考虑速度、精度、功耗、面积等各方面因素,确定了本文设计的可重构ADC的架构,是一种基于两步式工作原理的结构,采用Algorithmic ADC和Sigma-Delta ADC相结合的方法。并介绍了可重构ADC的工作原理。然后分析了可重构Algorithmic-∑△ ADC中存在的各种非理想因素,如开关的沟道电荷注入、导通电阻的非线性、kT/C噪声以及运放的噪声和有限直流增益等。并基于MATLAB软件对ADC的模拟部分进行了建模分析与仿真,确定了各非理想因素对系统性能的影响程度,在此基础上确定了各模块的设计指标,为电路级设计提供指导。最后基于TSMC 0.18μmCMOS工艺完成了可重构Algorithmic-∑△ADC中的关键电路的设计与仿真验证,如两相非交叠时钟电路、可重构开关电容电路及其时钟复位控制电路、高性能比较器电路等。利用了一阶Sigma-Delta调制器和Algorithmic ADC电路结构的相似性,对开关电容电路中的运放、比较器、反馈电路采用了共享技术,有效地减小了系统的功耗和芯片的面积。仿真结果表明,在256kHz的时钟频率、2V的电源电压的工作条件下,以及复位开关的控制作用下,系统能够实现有效位数为14bit/12bit/10bit、采样率为16KSPs/18KSPs/21KSPs的三种可重构工作模式,电路最大功耗为0.955mW,非常适合低功耗传感器的应用需求。
【图文】：

曲线,失调误差,增益误差

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系统结构图,可重构,系统结构,散动

ＴＨＤ邋＝邋＼邋０诚马＂＋巧＂＋…＋尸的ｙ—）Ｐｈａｓｉｃ逡逑，Ｐｂａｓｉｅ是基频分量的功率，Ｐｈｄ，２、ＩＶ３、Ｐｈ４Ｎ分别是２次、３次功率。逡逑散动态范围（ＳＦＤＲ）逡逑散动态范围是指ＡＤＣ的输出信号中基频信号功率与杂波和谐波比值，在输出信号频谱中表现为主频处的强度与第二高的谐波位数（ＥＮＯＢ）逡逑位数衡量了邋ＡＤＣ的分辨能力，其定义式为；逡逑姦＝灥（祀）－１．７６６．０２逡逑可重构ＡＤＣ逡逑构邋Ｆｌａｓｈ邋ＡＤＣ逡逑
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792

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