片上网络中路由器的设计

发布时间：2017-03-18 07:00

  本文关键词：片上网络中路由器的设计，由笔耕文化传播整理发布。

【摘要】：随着半导体技术的发展,人们越来越关注采用并行的方法来提高芯片的整体性能。多核芯片(Chip Multi-Processors, CMPs)应运而生,其将多个IP核集成在一个芯片上,使芯片集成度迅速增加。多核之间的通信问题制约了多核芯片的发展,而片上网络(Network on Chip, NoC)技术被认为是解决多核芯片通信问题的重要技术。片上网络可以有效解决传统的总线所带来的能耗过大、带宽利用不足和数据阻塞等问题。片上网络通过多个路由器彼此相连来实现,路由器的性能直接影响着片上网络的性能,传统的路由器已经无法满足片上网络日益增长的性能需求,因此研究高性能的路由器对提高片上网络的性能起到至关重要的作用。本课题首先对片上网络的整体结构、现存的常见问题及路由器的通用架构进行了概述。然后对路由器的设计方案进行了研究,包括数据传输方案的设计、网络接口方案的设计、路由方案的设计及通道分配方案的设计。接着根据以上方案对路由器进行了硬件实现,设计了基于AHB协议的高效网络接口；设计了基于lookahead路由技术、虚通道技术和容错路由算法的路由器输入模块；在研究了传统的分离式分配器的基础上,提出了矩阵对角线虚通道分配器和开关分配器。最后对路由器进行了功能仿真和性能分析,通过软件仿真和FPGA验证保证了路由器的功能正确；通过DC综合表明,本设计的时钟频率可以达到333MHz；通过Noxim仿真平台对性能进行分析,将本课题中的路由器与传统路由器及组合路由器进行性能对比。本课题所提出的路由器在通道的匹配率方面明显高于传统路由器,平均吞吐率达到40flits/cycle,比组合路由器的吞吐率平均高出7%,数据包最低延时为10个时钟周期,比传统方案的数据包延时降低了10%。本课题设计的片上网络路由器在匹配率、吞吐率和数据延时方面有明显的优势,适用于多种拓扑结构的片上网络,对未来片上网络的研究及多核芯片的发展具有重要价值。
【关键词】：片上网络 路由器 网络接口 容错路由算法 矩阵对角线分配器
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN47;TN915.05
【目录】：

• 摘要4-5
• Abstract5-9
• 第一章 绪论9-15
• 1.1 课题背景与意义9-10
• 1.2 国内外研究现状10-12
• 1.2.1 国外研究现状10-11
• 1.2.2 国内研究现状11-12
• 1.3 研究内容与设计指标12-13
• 1.3.1 研究内容12
• 1.3.2 设计指标12-13
• 1.4 论文结构13-15
• 第二章 片上网络路由器概述15-23
• 2.1 片上网络拓扑结构15-18
• 2.2 片上网络中常见问题18-19
• 2.2.1 死锁19
• 2.2.2 活锁19
• 2.3 片上网络路由器通用架构19-21
• 2.4 本章小结21-23
• 第三章 片上网络路由器方案设计23-39
• 3.1 数据传输方案设计23-27
• 3.1.1 交换机制23-24
• 3.1.2 虚通道技术24-26
• 3.1.3 流控机制26-27
• 3.2 网络接口方案设计27-30
• 3.2.1 计算单元传输协议27-28
• 3.2.2 路由器传输协议28-29
• 3.2.3 网络接口功能29-30
• 3.3 路由方案设计30-34
• 3.3.1 Lookahead路由技术30-31
• 3.3.2 路由算法设计31-34
• 3.4 通道分配方案设计34-38
• 3.4.1 虚通道分配34-36
• 3.4.2 开关分配36-38
• 3.5 本章小结38-39
• 第四章 片上网络路由器的硬件实现39-59
• 4.1 路由器整体设计39-40
• 4.2 网络接口模块设计40-45
• 4.2.1 网络接口写操作模块设计41-42
• 4.2.2 网络接口数据搬移模块设计42-44
• 4.2.3 网络接口解包模块设计44-45
• 4.3 输入模块的设计45-51
• 4.3.1 输入控制模块46-48
• 4.3.2 路由计算模块48-49
• 4.3.3 缓存模块49-51
• 4.4 分配器模块的设计51-56
• 4.4.1 矩阵对角线虚通道分配器设计51-53
• 4.4.2 矩阵对角线开关分配器设计53-54
• 4.4.3 矩阵对角线分配器仲裁机制的公平性研究54-56
• 4.5 交叉开关模块的设计56-57
• 4.5.1 多路复用交叉开关56-57
• 4.5.2 三态门交叉开关57
• 4.6 输出模块的设计57-58
• 4.7 本章小结58-59
• 第五章 仿真及验证59-81
• 5.1 功能验证概述59-60
• 5.2 模块级功能验证60-67
• 5.2.1 网络接口功能验证60-62
• 5.2.2 输入模块功能验证62-65
• 5.2.3 虚通道分配器功能验证65-66
• 5.2.4 开关分配器功能验证66-67
• 5.3 整体功能仿真67-69
• 5.3.1 单个数据包传输仿真67-68
• 5.3.2 多个数据包传输仿真68-69
• 5.4 DC综合69-70
• 5.5 FPGA验证70-75
• 5.5.1 FPGA测试结果70-71
• 5.5.2 FPGA板级验证71-75
• 5.6 性能分析75-79
• 5.6.1 吞吐率76-77
• 5.6.2 数据包延时77-78
• 5.6.3 分配器匹配率78-79
• 5.7 本章小结79-81
• 第六章 总结与展望81-83
• 6.1 总结81
• 6.2 展望81-83
• 参考文献83-87
• 致谢87-89
• 攻读硕士学位期间的成果89

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