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16位高速流水线ADC中采样保持电路的研究与设计

发布时间:2017-03-18 15:03

  本文关键词:16位高速流水线ADC中采样保持电路的研究与设计,由笔耕文化传播整理发布。


【摘要】:流水线ADC能够在实现低功耗的同时,对转换速度和精度进行合理折衷,是高速高精度ADC领域的最佳选择。采样保持电路作为流水线ADC最前端的接口,其线性度和噪声性能制约着流水线ADC所能达到的最高性能。本文采用0.18μm,1.8V电源电压CMOS工艺设计了一种适用于16位100MSPS流水线ADC的采样保持电路。本文首先介绍了采样保持电路的基本原理和电路结构,详细分析了各种非理想因素对采样保持电路各模块性能的影响。然后针对电路误差产生原因,提出了改进的电路结构。采样保持电路采用了电容翻转式结构,充分利用其噪声和带宽的优势。设计了一种双栅压自举开关,通过提高开关管的栅源电压,提高了开关的噪声性能和线性度,SFDR提高了3.6d B,有效位数提高了0.5bit。针对采样保持电路对运放增益,带宽,摆率和线性度的要求,设计了一种高性能的两级运放,其中第一级采用折叠共源共栅带增益自举结构,利用交叉耦合反馈和源级电阻反馈提高了运放的线性度。为了保证采样保持电路在正常时序下工作,设计了两相不交叠时钟。为了优化运放的功耗,本文提出了一种开关电容动态偏置技术,在保证运放良好建立特性的基础上,优化运放在采样相的功耗,使运放的整体功耗降低了36%。使用Spectre对采样保持电路进行仿真,得到采样保持电路的无杂散动态范围SFDR为105.29d B,信噪失真比SNDR为96.85d B,有效位数为15.8bit,功耗为61m W。本文在采样保持电路设计和仿真的基础上,完成了采样保持电路版图的设计,充分考虑了差分电路的匹配性设计,采用了对称分布的版图结构,对高匹配模块居中摆放,对可能引入噪声的动态偏置电路和共模反馈电路偏外放置,对敏感而关键的输入对管进行噪声隔离。版图后仿真结果表明了版图设计的合理性。最后对流片后的流水线ADC进行了测试,得到SFDR为91.9d B,SNDR为74.2d B,有效位数为12.04bit,DNL最大值为±0.3LSB,INL最大值为±2.3LSB。测试结果反映了采样保持电路良好的线性度,满足流水线ADC对采样保持电路的要求。
【关键词】:流水线ADC 采样保持电路 双栅压自举开关 动态偏置电路 两相不交叠时钟
【学位授予单位】:中国航天科技集团公司第一研究院
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TN792
【目录】:
  • 摘要3-4
  • Abstract4-8
  • 1 绪论8-16
  • 1.1 课题背景8-9
  • 1.2 流水线ADC的研究现状9-13
  • 1.3 流水线ADC的发展趋势13-14
  • 1.4 主要工作和论文结构安排14-16
  • 2 采样保持电路设计基础16-39
  • 2.1 采样保持电路工作原理16-18
  • 2.2 采样保持电路的性能指标18-20
  • 2.3 采样保持电路的结构20-24
  • 2.3.1 开环结构20-21
  • 2.3.2 闭环结构21
  • 2.3.3 常用的闭环结构21-24
  • 2.4 采样开关24-28
  • 2.4.1 单MOS管采样开关25-26
  • 2.4.2 CMOS采样开关26-27
  • 2.4.3 栅压自举开关27-28
  • 2.5 采样保持放大器28-32
  • 2.5.1 简单运放29
  • 2.5.2 套筒式共源共栅运放29-30
  • 2.5.3 折叠式共源共栅运放30-31
  • 2.5.4 增益提高运放31
  • 2.5.5 两级运放31-32
  • 2.6 采样保持电路的误差分析32-39
  • 2.6.1 开关非理想特性32-35
  • 2.6.2 kT/C噪声35-36
  • 2.6.3 时钟抖动36
  • 2.6.4 孔径抖动36-37
  • 2.6.5 运算放大器非理想特性37-39
  • 3 16位100MS/s流水线ADC中采样保持电路的设计39-55
  • 3.1 采样保持电路整体设计39-40
  • 3.2 采样保持电路各模块设计40-55
  • 3.2.1 采样电容的选取40
  • 3.2.2 栅压自举开关的设计40-42
  • 3.2.3 采样保持放大器的设计42-51
  • 3.2.4 动态偏置电路51-54
  • 3.2.5 时钟电路54-55
  • 4 采样保持电路及各模块的仿真55-63
  • 4.1 栅压自举开关的仿真55-58
  • 4.2 时钟电路的仿真58
  • 4.3 采样保持运放的仿真58-60
  • 4.4 采样保持电路整体仿真60-61
  • 4.5 16bit100MS/s流水线ADC仿真61-63
  • 5 采样保持电路的版图、后仿真和测试结果63-69
  • 5.1 采样保持电路版图设计63-66
  • 5.2 采样保持电路版图后仿真66
  • 5.3 流水线ADC测试结果66-69
  • 6 结论69-70
  • 参考文献70-73
  • 攻读硕士学位期间发表学术论文情况73-74
  • 致谢74-76

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