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一种具有部分高k介质埋层的SOI场pLDMOS器件

发布时间:2019-10-14 20:12
【摘要】:提出了一种具有部分高k介质埋层的SOI场pLDMOS器件。将传统结构的部分埋氧层替换为介电常数更高的Si_3N_4,降低了漂移区的积累层电阻,使器件获得更低的比导通电阻,同时减弱了自热效应。与传统结构进行仿真对比,发现新结构基本保持了与传统结构相当的击穿电压,但比导通电阻降低了24%,最高温度降低了59%。
【图文】:

结构图,漂移区,电阻,衬底


第1期梁涛等:一种具有部分高k介质埋层的SOI场pLDMOS器件仿真优化。1器件结构图1(a)所示是传统结构的pLDMOS。图1(b)所示是本文提出的部分Si3N4介质结构的pLDMOS,将传统结构中靠近漏端的SiO2介质层替换为具有更高介电常数的Si3N4介质层。(a)传统结构(b)本文提出的新结构图1两种SOI场pLDMOS结构场pLDMOS通常工作在衬底接地、电源电压为VHV的高压条件下。源极与衬底之间的电压差为VHV,等效为源极接地,衬底接负电压-VHV,会在漂移区产生积累层,称为背栅效应。背栅效应导致器件漂移区有2种导电模式,如图2所示。漂移区电阻由漂移电阻Rdd与积累电阻Racc并联组成,且积累层电阻明显小于漂移电阻,因此,器件的导通电阻主要由积累电阻决定。图2部分高K场pLDMOS开态时的双重导电模式漂移电阻Rdd和积累电阻Racc分别表示为:Rdd=-Ld-LovqμddNDtsZ(1)Racc=-(Ld-Lov)toxμaccεoxZVBG(2)式中,Ld和Lov分别为漂移区的长度和栅场板覆盖漂移区的长度,tox和εOX分别为埋氧层的厚度和介电常数,Z为每平方厘米的沟道宽度,,ND为漂移区浓度,VBG为衬底电压。由(2)式可知,增大埋层介电常数可以减小积累电阻,但会降低器件的纵向耐压。为了在保持器件耐压的基础上降低导通电阻,本文在漏端附

导电模式,漂移区,电阻,介电常数


示是本文提出的部分Si3N4介质结构的pLDMOS,将传统结构中靠近漏端的SiO2介质层替换为具有更高介电常数的Si3N4介质层。(a)传统结构(b)本文提出的新结构图1两种SOI场pLDMOS结构场pLDMOS通常工作在衬底接地、电源电压为VHV的高压条件下。源极与衬底之间的电压差为VHV,等效为源极接地,衬底接负电压-VHV,会在漂移区产生积累层,称为背栅效应。背栅效应导致器件漂移区有2种导电模式,如图2所示。漂移区电阻由漂移电阻Rdd与积累电阻Racc并联组成,且积累层电阻明显小于漂移电阻,因此,器件的导通电阻主要由积累电阻决定。图2部分高K场pLDMOS开态时的双重导电模式漂移电阻Rdd和积累电阻Racc分别表示为:Rdd=-Ld-LovqμddNDtsZ(1)Racc=-(Ld-Lov)toxμaccεoxZVBG(2)式中,Ld和Lov分别为漂移区的长度和栅场板覆盖漂移区的长度,tox和εOX分别为埋氧层的厚度和介电常数,Z为每平方厘米的沟道宽度,ND为漂移区浓度,VBG为衬底电压。由(2)式可知,增大埋层介电常数可以减小积累电阻,但会降低器件的纵向耐压。为了在保持器件耐压的基础上降低导通电阻,本文在漏端附近采用Si3N4埋层,Si3N4的介电常数为7.5,而SiO2的介电常数为3.9。采用部分Si3N4介质层能够降低器件的积累层电阻,
【作者单位】: 电子科技大学电子薄膜与集成器件国家重点实验室;四川长虹电器股份有限公司;
【基金】:国家自然科学基金资助项目(61376080) 广东省自然科学基金资助项目(2014A030313736)
【分类号】:TN386

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