MCU的ESD测试方法改进及其IO防护设计研究

发布时间：2019-10-24 07:37

【摘要】：随着电子产品跟电子系统数量的不断增加,电子设备所处的电磁环境也越来越恶劣,电磁兼容性的问题也越来越突出,因此解决在同一电磁环境下的电子设备不受外界影响而保持正常工作的问题迫在眉睫,同时这个问题也受到了越来越多的关注,这一点也是研究电磁兼容的意义。如今超大规模集成电路工艺不断进步,特征尺寸越来越小,从而静电放电(Electrostatic Discharge)对IC可靠性带来越来越显著的危害。数据表明,30%-50%的芯片总失效数是由于ESD/EOS所造成的。如今解决ESD的问题主要是通过片外(off-chip)防护和片上(on-chip)防护单元来实现对芯片的保护,对于片上防护单元,设计初期由于我们并不知道其电路处理ESD的实际能力,因此需要在后期采用相应的芯片级ESD测试方法来估量片上防护单元对ESD脉冲干扰的处理能力,经过对芯片进行反复的测试与设计只有当芯片达到测试要求,芯片才会中流入市场。本文基于现有的系统级ESD测试方法,根据测试过程中遇到的问题,提出了一种改进的微处理器ESD测试方法,并对微处理器I/O保护电路进行了仿真优化。第一部分内容介绍了一种MCU的ESD测试方法。首先根据对系统级的ESD测试方法IEC61000-4-2标准展开研究,归纳和总结了系统级测试方法存在的不足。参照飞思卡尔现有的芯片上电ESD测试方法并对其进行了改善,提出了一种改进的微处理器测试方法。本文从ESD测试环境、测试PCB板级设计、测试板电路设计、测试具体流程以及测试软件等方面来展开介绍。第二部分内容主要介绍了改进型的ESD测试方法。由于飞思卡尔现有的微处理器ESD上电测试方法需要重复的焊接和拨放芯片,这是一个重复且耗费时间的过程,因此对原有的测试方法进行了改进。通过大量重复的实验以及对实验数据的处理验证了方法的可行性。第三部分内容对微处理器ESD保护电路展开了研究。根据ESD脉冲的特性以及测试结果,对IO电路进行了优化,并通过仿真分析及后续的测试对优化后的保护电路进行了验证。
【图文】：

感度问题愈发突出，解决 IC 的 EMC 敏感度问题迫在眉睫[4-5]。1995 2000 2005 2010 20150.1V1V10V供电电压年0.25 m0.18 m 0.13 m90nm65nm45nm32nm外部电压内部电压噪声边界14 nm22 nm图 1.1 集成电路工艺的发展对电磁噪声的要求最关心的部分

图 1.3 汽车内部电子设备分布图1.2 国内外研究现状电磁兼容方面的问题在国外早在 60 多年前就已经受到大家的关注，同时也取得了一些阶段性的成果，而在国内，电磁兼容方面的研究起步比较晚，大约只有二三十年。目前还只是处于起步阶段，因此各方面还不够成熟。电磁兼容(EMC)主要包含两个方面：EMI(电磁干扰)、EMS(电磁抗扰)两方面。其中EMI包括CE(传导干扰)，RE(辐射干扰)，PT(干扰功率测试)等等；EMS 包括：ESD(静电放电)，RS(辐射耐受)，EFT/B(快速脉冲耐受)，surge(雷击)，CS(传导耐受)等等。电磁兼容作为一门新兴的学科，在国内无论是在测试设备、测试技术、测试标准，还是该领域的人才都还比较缺乏，，相比较国外也都比较落后。众所周知，电磁兼容性的问题一般都是通过测量来解决的，而测量的进行则非常依赖于电子设备，电子设备越精密越先进则测试的结果越准确。改革开放初期，由于国内与国际各方面的交流越来越多，国外先进的电子设备也大量涌入中国，这无疑对国
【学位授予单位】：湘潭大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN407

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本文编号：2552450