低功耗标准单元电路设计

发布时间：2019-11-22 04:27

【摘要】：随着集成电路技术的迅猛发展,特征尺寸不断缩小,电路集成度和工作频率的不断提高,功耗已成为继速度和面积之后,集成电路设计面临的最主要挑战。数字电路从逻辑设计方法上,可以分为基于“与、或、非”的传统布尔(Traditional Boolean,TB)逻辑和基于“与/异或、或/同或”的Reed-Muller(RM)逻辑。由于TB逻辑比较成熟,因此目前几乎所有的设计都是基于TB逻辑实现,相应的EDA工具也都是基于TB逻辑,可以认为集成电路设计所面临的挑战在一定程度上是逻辑设计方法本身造成的。研究表明,RM逻辑在面积、速度和功耗上存在一定的优势。虽然近些年有关于RM逻辑的研究,但是仍然没有相关的标准单元电路设计,特别是基于RM逻辑的低功耗标准单元电路设计。本文主要针对基于RM逻辑的低功耗标准单元电路进行研究,论文主要分为以下几个部分:1.对现有的各种与(AND)门、异或(XOR)门和或(OR)门、同或(XNOR)门的设计方法进行了分析说明,将其进行级联得到的AND/XOR和OR/XNOR门电路作为文中提出对应晶体管级电路的比较对象。2.结合传输管逻辑(Pass Transistor Logic,PTL)和传输门(Transmission Gate,TG)逻辑的优点,提出了基于PTL和TG混合的晶体管级AND/XOR和OR/XNOR门电路。3.55nm工艺Linux环境下,对提出的电路在Cadence工具下进行原理图和版图的设计,并用Calibre工具进行DRC、LVS和寄生参数提取以及用HSPICE工具进行电路的寄生参数提取前后的模拟仿真工作,并与级联结构的电路进行性能上的分析比较。实验结果表明,提出的AND/XOR门电路功耗和功耗延迟积(PDP)的改善量分别高达26.67%和31.25%,OR/XNOR门电路分别高达21.88%和38.61%。结合互补静态CMOS结构电路的优点,提出了相应的晶体管级的AND/XOR和OR/XNOR门电路。并在0.13nm、0.18nm和0.24nm三种不同工艺下用HSPICE软件进行了模拟仿真工作,并与相应级联结构进行性能上的分析比较。实验结果表明,提出电路的性能在三种不同工艺下都具有较好的表现。
【学位授予单位】：宁波大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN402

【参考文献】