低电压时钟树结构的研究与实现

发布时间：2020-01-25 01:34

【摘要】：当芯片工作电压降低时,电路的性能将受到挑战。由于电路所提供电流的能力与阈值电压密切相关,当电压降至近阈值甚至低阈值时,由工艺偏差带来的阈值电压抖动将成为影响电路性能的主要因素。本文提出了一种低电压下抗工艺偏差的时钟树设计方法,主要分为三个部分：1) Pre-CTS布局优化；2)抗工艺偏差的时钟树结构设计；3)抗工艺偏差的时钟树结构优化。在Pre-CTS布局优化中,通过将寄存器分组,减少时钟树的分支；在抗工艺偏差的时钟树结构设计中,通过选取不同阈值的器件,并减少分支,提升时钟网络抗工艺偏差的能力；在优化阶段,采用“单向调整”的方法,通过降低最短时钟路径所用的缓冲单元的尺寸,优化时钟偏差。本文设计的低电压下抗工艺偏差的时钟树结构,在GPS跟踪通路与嵌入式CPU电路中实现并验证。验证结果表明,本文设计的时钟树在常电压下与EDA工具设计的时钟树性能保持一致,低电压下GPS跟踪通路抗工艺偏差能力优化45.5%,嵌入式CPU电路抗工艺偏差能力优化40.96%。
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN403

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本文编号：2572855