NBTI效应作用下的数字集成电路时序分析与研究

发布时间：2020-03-27 12:08

【摘要】：在大规模CMOS集成电路设计中,随着晶体管特征尺寸的不断缩小,负偏压温度不稳定性(NBTI)对电路的可靠性产生显著影响。准确的逻辑单元退化预测模型是高性能、高可靠性集成电路设计的必要前提。本论文基于45纳米CMOS工艺对NBTI效应作用下的逻辑门延迟模型进行仿真、建模和预测。在此基础上,对ISCAS85基准测试电路进行了NBTI退化分析。主要研究内容及结果如下:1.基于晶体管级预测模型,计算并仿真获得不同工作条件下七种基本逻辑门电路延迟特性,包括输入翻转时间,输出负载和阈值电压。然后,采用两种不同方法建立NBTI效应作用下数字电路的门级退化模型。采用曲面分割拟合法:将数据进行分割,分别用曲面拟合建立三维模型,综合后优化所有参数得到四维退化模型。另一种为神经网络建模法:根据逻辑门的数据结构特征,采用神经网络BP算法,对样本数据进行训练,获得七种基本逻辑门电路延迟退化的基本分析方法与网络模型参数。2.考虑电路的延迟退化累积,提出NBTI效应作用下的电路路径延迟退化计算流程,对由基本逻辑门组成的数字电路时序进行NBTI退化分析计算。编写程序对电路进行结构解析,并将上述所建逻辑门退化模型用于计算电路延迟中,得出所有路径时序的NBTI退化量。3.编写寻找逻辑电路中关键路径的程序,用于筛选出整个组合逻辑电路中的潜在关键路径。计算由于NBTI效应所导致潜在关键路径的延迟退化,可实现对任意组合逻辑电路进行路径解析分析,获得路径的NBTI延迟退化特征。本论文的研究,可为NBTI效应模型建模及对电路可靠性设计提供参考。
【图文】：

模型对比,仿真结果

图 3.5Δtp与 ΔVth和 ΔCL的仿真结果和模型对比本章的模型从理论出发，针对上述问题，利用三维曲面拟合对 tp,fresh和 to,fresh的表达式进行了重建，考虑到 CL及 ti的相关性，，通过增加一些权宜的高阶项来提高模型的精度。虽然模型的复杂度有一定程度的增加，但提高了计算模型的计算精度和适用范围，与 SPICE 大规模数值仿真获得的数据拟合良好。首先，设置 PMOS 和 NMOS 的宽长比（W/L）分别为 180nm/45nm 和90nm/45nm。Vdd=1.1V。逻辑门的两输入信号的翻转周期 Tclk分别为 4ns 和 8ns，占空比（α）为 0.5，温度为 25℃。使用 45 nm 工艺模型，在 SPICE 中搭建如图3.2 所示的二输入与非门结构的门电路，进行数值仿真，仿真范围为 CL：0~4fF，ti：10~250ps，获得不同 CL和 ti条件下的 tp,fresh和 to,fresh。二者的三维分布曲面分别如图 3.6 和图 3.8 所示。

残差分布,与非门,数值仿真,模型对比

本征二输入与非门延迟tp,fresh的数值仿真与模型对比
【学位授予单位】：华东师范大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN402

【参考文献】