CMOS无电感宽带频率综合器关键技术的研究
发布时间：2020-04-05 00:15
【摘要】：现代片上系统功能多,模块多,结构复杂,往往需要多个时钟源。实现时钟源最普遍的方式是基于锁相环的频率综合器。锁相环产生的周期信号,为cpu、I/O接口等模块提供时钟。时钟信号的时钟抖动(jitter)与数字系统中预留的建立时间直接相关,影响到数字系统所能达到的工作频率。片上系统除了要求锁相环具有高性能、低功耗,还要求复杂环境下的稳定性。想要满足各种应用对锁相环的苛刻要求,设计出高性能的振荡器尤为重要。L-C振荡器因其优异的噪声性能被广泛应用于产生收发机的本振信号;环型振荡器虽然无法在噪声性能上与L-C振荡器相比拟,但其占用面积小,调谐范围大的优点有助于芯片成本的降低,对片上系统等应用至关重要。为了增加振荡器的调谐范围,多数环型振荡器都通过限制流过晶体管的电流来控制充放电速度。但是在极端情况下,振荡器的直流工作点会严重偏移最佳工作点,造成电流效率的下降,使得振荡器的品质因数下降。在宽带应用中,振荡器的增益很大,工艺温度变化引起的增益变化也会影响环路的稳定,控制电压上耦合的噪声也会给系统带来额外的噪声,并且放大参考杂散的幅度。本文对环型振荡器的相位噪声和频率调谐等问题做出了分析,设计了一种线性分段调谐的电路结构,并以CML差分振荡器为例在180nm CMOS工艺上进行了流片。该振荡器以2.9mW的功耗在1.4 GHz频率达到了-93.5 dBC/Hz的相位噪声,品质因数为 151.8 dBc/Hz。环型振荡器除了噪声性能不佳外,还易受工艺、温度和电压的影响。在片上系统中,数字电路的高速开关行为产生的电流脉冲会通过衬底耦合到整个芯片,形成电源噪声,恶化振荡器的性能。电源噪声已经成为制约环型振荡器性能的主要因素。为了抑制电源噪声,通常会在锁相环中加入线性稳压器,这将引入了额外的功耗和稳定性问题。本文设计了一种基于开环补偿的环型振荡器电源电压噪声抑制技术,通过控制延迟单元的尾电流源来降低振荡器的电源电压敏感度,从而减轻电源噪声对振荡器性能的影响。该电路于180 nm CMOS工艺进行了流片,测试结果验证了该设计的有效性。片上系统往往需要多个时钟,不同的模块对时钟源的要求不尽相同,针对每个模块设计不同的时钟源会增加整个系统的研发成本。为了降低片上系统的研发成本,一般会根据所使用的工艺制程设计通用的时钟产生电路IP。本文基于40 nm cmos工艺设计了一种低成本频率综合器电路。该频率综合器采用了多振荡器多频带的结构来实现100 MHz到3.2 GHz的频率范围,并通过AFC系统根据分频比对频带进行选择;采用了电容倍乘结构来节约芯片面积并设计了动态匹配电荷泵来降低功耗和噪声。详细的后端仿真结果表明该频率综合器以5.05mW的功耗在3.2 GHz达到了 5.1ps的时钟抖动性能,占用面积0.045mm2。以较低的功耗和面积实现了较好的性能。
【图文】：
，小晶体管的尺寸变得越来越难，摩尔定律在近５年己经逐渐失效。２０１５年，Ｎａｔｕｒｅ逡逑杂志以封面文章的形式报道了后摩尔定律时代半导体行业的现状和方向［３］。文逡逑章指出，虽然晶体管集成度再也无法指数搬地提高，但是从消费者和用户的角度逡逑来看，芯片的成本是可以继续降低的，所以摩尔定律将以降低芯片成本的方式继逡逑续存在。在现有的工艺基础上针对不同的应用深度优化电路和系统结构，提升芯逡逑片性能并降低制造成本逐渐成为学术界和工业界的主要方向。与ＩＩＩ－Ｖ族器件和逡逑ＳｉＧｅ等工艺相比，具有高集成度和低廉成本的ＣＭＯＳ工艺仍然是最主流的制造逡逑工艺。逡逑频率综合器是集成电路中最重要的模块之一，它能为无线／有线收发机提供逡逑本振信号，为片上系统和Ｉ／Ｏ接口等提供时钟。实现频率综合器最普遍的方式是逡逑基于锁相环（ＰＬＬ，ｐｈａｓｅ邋ｌｏｃｋｅｄ邋ｌｏｏｐ）的电路结构［４］。锁相环频率综合器的性逡逑能往往能够决定整个系统的性能。对于各种收发机系统，频率综合器输出本振信逡逑号的质量直接决定着它们的噪声系数，，调制匹配性等参数；对于各种片上系统，逡逑频率综合器输出信号的时钟抖动性能影响着数字系统的建立时间，决定了数字逡逑
数、全数字锁相环等分类。本章将详细介绍锁相环的原理和设计方法。逡逑２．１锁相环的基本概念逡逑锁相环的基本结构如图２．１所示。锁相环本质上一个迫使振荡器工作在参考逡逑信号倍频的反馈回路，它通过负反馈将输出信号的相位与输入信号的相位锁定。逡逑图中的锁相环由鉴相器（Ｐｈａｓｅ邋ｄｅｔｅｃｔｏｒ）、低通滤波器（Ｌｏｗ邋ｐａｓｓ邋ｆｉ丨ｔｅｒ）、压控振逡逑荡器（ＶＣＯ）和分频器组成。鉴频器作为环路中的积分模块，用来比较输入的参逡逑考时钟信号和反馈信号的相位；低通滤波器决定着环路的稳定时间和瞬态响应逡逑特性；压控振荡器产生输出信号并通过分频器分频到参考频率，所以ＰＬＬ的输逡逑出信号频率（／ｖｃｏ）为参考时钟频率（／ｒｅ／）的分频比（Ｎ）倍。需要注意的是，逡逑我们采用“锁相环”而非“锁频环”来产生时钟信号。由于反馈回路有限的环路逡逑增益，输出信号与参考时钟必然会有误差。对于锁频环，误差为频率，锁相环则逡逑为相位。相位是频率的微分，所以锁相环可以保证输出信号和参考时钟的倍频没逡逑有频率误差。锁相环的输入信号一般由晶体振荡器提供。晶体振荡器由于石英晶逡逑体的物理特性，可输出最高至约１００ＭＨｚ的极其精准的时钟信号。但其输出频率逡逑较低而且难以调谐
【学位授予单位】：中国科学技术大学
【学位级别】：博士
【学位授予年份】：2018
【分类号】：TN74
【图文】：
，小晶体管的尺寸变得越来越难，摩尔定律在近５年己经逐渐失效。２０１５年，Ｎａｔｕｒｅ逡逑杂志以封面文章的形式报道了后摩尔定律时代半导体行业的现状和方向［３］。文逡逑章指出，虽然晶体管集成度再也无法指数搬地提高，但是从消费者和用户的角度逡逑来看，芯片的成本是可以继续降低的，所以摩尔定律将以降低芯片成本的方式继逡逑续存在。在现有的工艺基础上针对不同的应用深度优化电路和系统结构，提升芯逡逑片性能并降低制造成本逐渐成为学术界和工业界的主要方向。与ＩＩＩ－Ｖ族器件和逡逑ＳｉＧｅ等工艺相比，具有高集成度和低廉成本的ＣＭＯＳ工艺仍然是最主流的制造逡逑工艺。逡逑频率综合器是集成电路中最重要的模块之一，它能为无线／有线收发机提供逡逑本振信号，为片上系统和Ｉ／Ｏ接口等提供时钟。实现频率综合器最普遍的方式是逡逑基于锁相环（ＰＬＬ，ｐｈａｓｅ邋ｌｏｃｋｅｄ邋ｌｏｏｐ）的电路结构［４］。锁相环频率综合器的性逡逑能往往能够决定整个系统的性能。对于各种收发机系统，频率综合器输出本振信逡逑号的质量直接决定着它们的噪声系数，，调制匹配性等参数；对于各种片上系统，逡逑频率综合器输出信号的时钟抖动性能影响着数字系统的建立时间，决定了数字逡逑
数、全数字锁相环等分类。本章将详细介绍锁相环的原理和设计方法。逡逑２．１锁相环的基本概念逡逑锁相环的基本结构如图２．１所示。锁相环本质上一个迫使振荡器工作在参考逡逑信号倍频的反馈回路，它通过负反馈将输出信号的相位与输入信号的相位锁定。逡逑图中的锁相环由鉴相器（Ｐｈａｓｅ邋ｄｅｔｅｃｔｏｒ）、低通滤波器（Ｌｏｗ邋ｐａｓｓ邋ｆｉ丨ｔｅｒ）、压控振逡逑荡器（ＶＣＯ）和分频器组成。鉴频器作为环路中的积分模块，用来比较输入的参逡逑考时钟信号和反馈信号的相位；低通滤波器决定着环路的稳定时间和瞬态响应逡逑特性；压控振荡器产生输出信号并通过分频器分频到参考频率，所以ＰＬＬ的输逡逑出信号频率（／ｖｃｏ）为参考时钟频率（／ｒｅ／）的分频比（Ｎ）倍。需要注意的是，逡逑我们采用“锁相环”而非“锁频环”来产生时钟信号。由于反馈回路有限的环路逡逑增益，输出信号与参考时钟必然会有误差。对于锁频环，误差为频率，锁相环则逡逑为相位。相位是频率的微分，所以锁相环可以保证输出信号和参考时钟的倍频没逡逑有频率误差。锁相环的输入信号一般由晶体振荡器提供。晶体振荡器由于石英晶逡逑体的物理特性，可输出最高至约１００ＭＨｚ的极其精准的时钟信号。但其输出频率逡逑较低而且难以调谐
【学位授予单位】：中国科学技术大学
【学位级别】：博士
【学位授予年份】：2018
【分类号】：TN74
【参考文献】
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1 王s
本文编号：2614255
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