极化码的性能研究及SCS算法译码器的FPGA实现

发布时间：2020-04-06 09:41

【摘要】：作为唯一理论可证明能达到香农极限的信道编码方案,极化码自2007年被Ardal Arikan教授提出后就一直是众多学者研究的热点。随着通信技术的不断发展,极化码因其简洁的线性编码方式和优越的译码性能而在现代通信中占据重要地位,对极化码的译码器研究则具有极其重要的现实意义。本文对极化码的编译原理进行深入探究,通过对性能表现的分析,大胆提出了一种SCS算法译码器的FPGA实现方案,并进行仿真实现。主要内容如下:(1)研究了同在现代通信中广泛使用的、可迭代译码的Turbo码和LDPC码,并与极化码的编译原理做对比,说明了各自的特点,展示出极化码在构造方式的独特性和优良的性能表现。(2)研究信道极化现象和极化码的编译码原理。在编码过程中,说明极化码生成矩阵的迭代方法,并在研究经典信道选择方法的基础上,创新性的提出一种基于AWGN信道的BSC-Z(W)信道选择方法,将AWGN信道转化为BSC信道,通过计算BSC信道的巴氏参数,完成对原AWGN信道的挑选,该方法取得了不错的性能表现。在译码过程中,重点研究极化码的SC、SCL、SCS译码算法,仿真分析各个译码算法的性能,其中SCL和SCS算法的性能较为突出,SCS算法在与SCL算法取相同搜索宽度的情况下,误码率基本一致,而其计算复杂度远小于SCL算法,具有实现价值。(3)提出了一种SCS算法译码器的FPGA实现方案。通过对SCS算法的性能分析给出适用于硬件实现的参数设置,采用适于硬件实现的最小和算法和合理的量化方案,大胆提出单计算单元LLR蝶形计算结构和双FIFO有序堆栈结构的硬件设计,并设计合理的反馈模块以简化计算步骤。使用Verilog HDL语言在QuartusⅡ上进行模块编写后,调用Modelsim进行仿真,在系统时钟频率为300MHz的情况下,译码器的吞吐率可达6.24Mbps,资源利用率仅为4%。
【图文】：

序列,堆栈,译码,情况

图 4.14 N 4时 SCS 译码堆栈存储情况绍的译码流程，第 0 层堆栈输入空序列；随后进行第 1 层计算)和(1)两条长度为 1 的序列，再按照度量值入栈，此时栈顶路计算中，度量值较大的序列首先出栈扩展出(00)和(01) 两条栈，然而新扩展的路径度量值并不是最大，此时栈顶路径长度将序列出栈，扩展为(10)和(11) ，再按照度量值插入堆栈， 3 层译码；第 3 层将度量值最大的(10)路径取出并扩展为(10，再按序插入堆栈，，(100) 为栈顶队列，进入第 4 层；第 4 层0) 和(1001)，再根据新队列的度量值插入堆栈中，此时栈顶为决终止条件，因此输出(1000) 作为译码结果，至此整个 SCS 算和图 4.13，黑色实线皆表示译码过程中经过计算的路径，可以径数少于图 4.12 中 SCL 算法的实际计算路径数，因此 SCS度方面的改进算法。算法及研究方向

模块图,模块,译码

图 7.1 LLR_based RAM 模块码算法，初始 LLR 在整个译码的过程中仅在进行第一层 f 说，在进行下一帧译码前，LLR_based RAM 中的数据不会被整个译码系统的主体，输入初始 LLR 信息，串行输出最终的，顶层译码模块包括堆栈控制模块、LLR 计算模块、修正等几个部分。顶层设计中，每帧译码的输入数据为从 LLR_b特初始 LLR 值，经过如状态图 6.5 所示过程进行译码，输数据中 1024 比特路径信息，顶层模块如图 7.2 所示。
【学位授予单位】：南京航空航天大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN911.22;TN791

【参考文献】