Polar码CA-SCL译码算法的FPGA实现

发布时间：2020-04-14 10:06

【摘要】：Polar码是基于信道极化现象构造的一种纠错编码,对任意的二进制输入离散无记忆信道(Binary-input Discrete Memoryless Channel,BDMC)都是信道容量可达的。由于自身的显著特性,Polar码被选为了5G增强移动宽带场景控制信道的编码方案。尽管目前已经出现了大量针对Polar码的研究,但是其中大多都还停留在Polar码的理论研究,针对其实际应用尤其是硬件实现的研究却不多。因此本文从编码构造、译码算法和硬件实现三个方面对Polar码进行了深入研究。根据信道情况准确构造Polar码是保证其性能的关键。本文首先使用了高斯近似和简化的巴氏参数方法构造Polar码,然后提出了一种基于信道的Polar码自适应构造方法,此方法可优化Polar码的构造,使其性能尽可能得到发挥。其次本文对Polar码的SC、SCL和CA-SCL译码算法进行了研究,搭建了Polar码的算法仿真系统,仿真验证并对比了不同译码算法的性能。串行消除(SuccessiveCancellation,SC)译码算法有低复杂度的优势,但在短码时性能并不佳。基于SC算法改进的列表串行消除(Successive-Cancellation List,SCL)算法保留多个译码路径,提高了译码算法的容错率,也提升了Polar码的性能。而基于CRC辅助的SCL(CRC-Asistant SCL,CA-SCL)算法改进了路径挑选准则,进一步提升了性能,并且已经达到了比LDPC(Low Density Parity Check)码更好的优异性能。然后本文重点研究了Polar码译码器的硬件实现。SC算法是Polar码的核心译码算法,是SCL和CA-SCL算法的基础。SC算法的递归结构使其非常适合硬件实现,因此本文着重研究了SC算法的几种硬件架构,包括FFT型架构、树型架构、线型架构和矢量交叠架构。树型架构和线型架构通过硬件资源复用降低了硬件复杂度,而矢量交叠架构利用空闲处理单元并行处理多个码元矢量,提高了译码器的吞吐量。另外本文提到了一种基于半并行处理方式的硬件架构思路,以很小的译码器吞吐量为代价,即可实现译码器译码码长可变。最后本文以树型架构为基础,完成了CA-SCL译码器的FPGA(Field-Programmable Gate Array)架构设计,详细介绍了译码器各部分具体的硬件实现方案,并完成了CA-SCL译码器的FPGA实现。
【图文】：

性能图,算法仿真

长度为 1024bits，采用第二章中提到的高斯近似方法挑选极化信道得到集合 A，固定比特全部设置为 0。采用本节设计实现的 SC 译码器，仿真得到其高斯信道下译码性能图如图 3- 3 所示。图 3- 3 SC 算法仿真性能图从图 3- 3 中可看出，Polar 码在同等码长和码率的情况下，采用 SC 译码器译码时的 Polar 码的性能并不比 LDPC 码好。而从 SC 译码算法原理也可以容易看到其缺点所在，SC 译码算法由于是顺序译码，每一个译码码元都依赖于前面

算法仿真,性能,译码器

情况进行了仿真验证，得到 SCL 算法的仿真性能图如图所示图 3- 6 SCL 算法仿真性能从图 3- 6 仿真结果可以看到 SCL 译码器的性能相对于 SC 译码器有明显提升，且 L 4时，增大L值对性能的提升效果最明显。但是随着的越来越大，，性能提升的效果越来越小。观察到 L 32时的 SCL 译码器的性能相对于 L 16时已无明显提升，此时再增大L的值，对译码性能提升不大，反而会大大增加译码的复杂度。SCL 算法相对 SC 算法在0/ 2bE N dB时获得的性能增益最大，随着0/bE N 的提高，不同 L 值的 SCL 译码器性能趋于一致。SCL 算法弥补了 Polar 码 SC 译码时与极大似然译码性能上的差距
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN791

【参考文献】