14纳米节点FinFET器件自热效应及其建模研究

发布时间：2020-05-06 11:21

【摘要】：随着集成电路产业的高速发展,半导体器件的特征尺寸缩小到亚20nm节点,芯片集成度的提高带来了更大的功耗密度。与此同时,为了抑制由器件尺寸缩小而带来的短沟道效应,新型器件结构(如非平面三维FinFET器件、绝缘衬底上薄膜硅SOI结构器件以及环栅硅纳米线结构器件等)和新的材料(如低热导率的SiGe和高k栅介质层等)被引入到传统的硅基MOS器件当中,这些先进技术虽然为摩尔定律的延续创造了可能,但是其低效的散热能力使得器件中的热量难以耗散,导致器件自热效应严重,大功耗密度使得器件温度迅速升高,器件电学特性和可靠性发生退化,进而影响电路性能并降低芯片的使用寿命。纳米级的小尺寸FinFETs器件具有很强的栅控能力以及良好的CMOS工艺兼容能力,是当今亚20nm工艺技术节点中的核心器件,并已投用于亚10nm技术节点,然而其狭窄的三维鳍式结构使得沟道中热量累积,不仅如此,在SOI结构的FinFET器件中,低热导率的埋氧化层成为散热路径的一道壁垒,自热效应成为了先进技术节点下的关键技术难点,精确分析自热效应对于纳米级FinFETs器件电学特性以及可靠性均具有重要的研究和应用价值。本文针对纳米尺度的FinFETs器件自热效应研究中的问题和挑战,以体硅FinFETs和SOI FinFETs器件为载体,从模拟数值、散热分析、物理建模以及器件优化等方面进行研究。论文主要完成的研究工作有:1)基于对14nm FinFETs器件自热效应的Sentaurus TCAD模拟,论文明确了在纳米级FinFETs器件中峰值温度的位置以及主要的散热路径,分析并确定结构参数、热导率、环境温度、源漏扩展区长度、掺杂等对器件自热效应特性以及器件开态电流的影响。总结模拟结果并发现:沟道长度和宽度越小,边界散射增强,自热效应越明显,导致器件开态电流退化愈加严重;增加器件中氧化层的厚度,器件温度将升高;增加源漏扩展区的长度,热阻变大,自热效应越显著;提高侧墙的热导率可以降低器件峰值温度,对于SOI FinFETs的影响更为显著,而氧化层的热导率对自热的影响不大;环境温度升高会加剧自热效应和器件特性的退化。2)建立源漏、源漏扩展区、栅区的二维热扩散方程,设置相应的边界条件,并对其进行求解,获得稳态温度下单鳍体硅FinFET器件中有源区的温度分布和峰值温度的变化规律,并对器件热传输的物理机制进行深入探讨,对稳态温度模型进行验证可得,最大温度误差为4.35K,均方根温度误差为3.05K;此外,考虑开态时多鳍结构沟道间的热耦合,以及金属接触孔的影响,在稳态热模型的基础上建立了器件结构参数和热导率依赖的自热效应等效热阻模型。校准验证后的模型能够准确地预测14nm技术节点不同鳍高、鳍数量、鳍间距下自热效应的变化规律,模型的最大数值误差为4.62%,预测趋势误差均在5%以内。该研究成果可为器件热优化设计提供一定的参考。3)提出了扩大源漏极接触面积可有效缓解自热效应并且抑制器件特性的退化。针对多鳍结构的器件,提出采用具有较小边界热阻的栅介质材料加速热量往栅极的耗散,从而降低器件热阻。总而言之,本文对FinFET器件自热效应的数值分析、器件结构依赖温度模型的建立、以及面向自热效应优化手段的提出可为FinFET电路优化设计提供重要参考。
【图文】：

趋势图,等比例缩小,沟道长度,器件

器件沟道长度随时间按等比例缩小的变化趋势

围栅,器件,平面

如图1.2 所示，，不同体系结构从体硅到最新的围栅结构，其中经历了 SOI 技术、双栅极结构、FinFET 器件、三栅器件、Pi 栅结构、Ω 型栅极结构和围栅结构器件[9]。在本文的工作中，主要讨论 FinFET 器件，这也是如今最为常见的 3D 结构形式。图 1.2 从平面 MOS 到围栅结构的不同器件变化
【学位授予单位】：华东师范大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN386

【相似文献】