14位5GSPS高速DAC研究与设计

发布时间：2020-05-08 04:14

【摘要】：近年来,宽带通信、信号处理等电子系统的迅猛发展对高性能D/A转换器需求不断增长。作为连接数字系统与模拟系统的纽带,D/A转换器的速度、输出带宽和静态与动态性能逐渐成为电子系统整体性能提升的瓶颈。本文在系统性地分析了电流舵D/A转换器中存在的误差因素之后,基于65nm混合信号工艺设计实现了一款14位5GSPS D/A转换器。其整体架构包括14位5GSPS DAC内核,5GSPS高速数据接收合成电路以及2.5GHz高速时钟接收处理电路。14位5GSPS DAC内核采用4+10分段电流舵架构,利用高阻抗电流源技术、高速电流开关和DEM译码技术解决了高转换速率下D/A转换器动态性能下降的问题,实现14位5GSPS DAC内核具有较好的静态特性与动态性能;高速数据接收合成电路采用双通道LVDS接口DDR采样技术实现2.5GSPS数据接收,并通过2倍插值滤波和数据交织合成技术实现数据升采样到5GSPS,解决了高速数据接收传输过程中的畸变和不同步问题;高速时钟接收处理电路通过CML结构实现2.5GHz高速时钟接收,利用占空比调整技术和低抖动PLL技术实现高速时钟处理与分配。本文创新性地提出了一种DAC内核双沿输出技术,该技术通过对两路正交数据半周期归零,实现DAC内核正负时钟沿均有数据输出,有效提高数据输出效率,可以实现混频、归零和插值工作模式。此外,针对双沿输出DAC内核对时钟信号占空比敏感的要求,提出了一种基于CML结构占空比和交叉点可调的新型高速时钟接收电路,解决了高速时钟占空比失调和信号交叉点偏斜的问题,从而使得存在占空比失调的高速时钟信号恢复为50%占空比,且误差小于0.5%。根据所提方案,本文在65nm混合信号CMOS工艺下设计实现了一款14位5GSPS D/A转换器。深入研究了纳米工艺对D/A转换器设计带来的挑战,同时合理布局布线电流源阵列与整体D/A转换器电路版图。最终实现DNL和INL分别为±0.5LSB和±1LSB,转换器动态性能SFDR在100MHz输入信号情况下可以达到77dBc。芯片面积5*4mm~2,模拟电源1.8V、-1.5V,数字电源1.2V情况下,功耗为850mW。同时论文还指出本次设计后续需要完成版图优化与流片测试工作,为进一步的研究提供了方向。
【图文】：

中国航天科技集团公司硕士学位论文A 转换器原理及误差分析章第一部分简要介绍了 D/A 转换器原理；第二部分介与动态性能参数指标；第三部分从电流源失误差、电流差三方面，对电流舵 D/A 转换器常见的误差来源及其影D/A 转换器原理/A 转换器顾名思义就是 D/A 转换器的功能定义是将输入、加权等变换后，输出与之等价的连续模拟量[10]。

Fig. 2.2 Transmission characteristic of an ideal D/A converter器性能参数器性能参数是考量转换器工作性能表现的依据，分为静态性能其中，静态参数主要包括：分辨率（Resolution）、失调误差（Oin Error）、量化噪声（Quantization Noise）、积分非线性（Integral N非线性（Differential Nonlinearity，DNL）等；而动态参数包括ious Free Dynamic Range，SFDR）、信噪比（Signal-to-Noise RaTotal Harmonic Distortion，THD）、信号与噪声谐波比（Signal-tio，SNDR）和互调失真（Intermodulation Distortion，IMD）等能参数差和增益误差 转换器传输曲线归一化后应该是一条过原点，，斜率为 1 的直线
【学位授予单位】：中国航天科技集团公司第一研究院
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN792

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本文编号：2654099