低压CMOS工艺可控硅结构静电防护器件设计

发布时间：2020-05-17 03:47

【摘要】：随着集成电路的不断发展,静电成为了影响集成电路可靠性的一个关键因素。在集成电路芯片的测试、封装、运输等各种环节中,由于静电的存在,芯片的可靠性、安全性、稳定性面临非常大的挑战。据美国国家半导体公司统计,因静电放电(Electro-Static Discharge,ESD)造成的芯片失效占到集成电路失效总数的58%。所以,芯片的静电防护变得迫在眉睫,已经成为了国内外研究的一个重点。常见的ESD防护器件主要有二极管、金属氧化物半导体(Metal Oxide Semiconductor,MOS)、可控硅(SiliconControlled Rectifier,SCR)等。在低压CMOS工艺下,二极管占用版图面积过高,ESD综合性能偏低;MOS管鲁棒性低、单位面积失效电流小。而SCR器件具有更高的鲁棒性、更小的实现面积以及更低的寄生电容,得到了广泛应用。但同时SCR器件存在触发电压过高和维持电压过低的缺点,针对这些缺点,国内外的研究主要从优化器件结构、改变触发方式和版图实现形式等角度来开展,如MLSCR、衬底触发技术等。本文在0.18um CMOS工艺下对低压可控硅器件进行了设计和优化,具体工作如下:(1)设计了一种内镶二极管串的LVTSCR结构。从传统的单向SCR器件入手,对其性能进行了仿真、流片和测试分析。TLP测试数据表明传统SCR器件触发电压高达18.89V,而维持电压却只有3.83V,不满足工作电压5V的要求。针对过高的触发电压,LVTSCR通过提高触发面的掺杂浓度来降低触发电压,触发电压由18.89V降低到12.23V。针对过低的维持电压,设计了一种新型内镶二极管串的LVTSCR结构,使维持电压提高到5.20V,满足了工作电压5V的要求。(2)从器件版图和结构两个角度对双向SCR器件进行了性能分析和结构优化。A.现有文献中DDSCR版图对器件性能影响的研究较少,本文设计了指状DDSCR、跑道形DDSCR和蛇形DDSCR三种不同的版图实现形式,并对器件维持电压、触发电压、失效电流等方面的综合性能进行对比分析,其中,指状DDSCR的综合评价品质因子最高,为2.539。B.优化传统DDSCR器件结构,将器件阳极和阴极的P+/N+掺杂区分段交错放置,通过改变DDSCR中寄生三极管的发射极注入效率来提高维持电压。经TLP测试,优化器件的触发电压为12.6V,维持电压为6.91V,在缩减版图面积的同时满足了工作电压5V的要求。
【图文】：

发生之后就会形成静电，可能对物体造成损害。这些静电的产生产环境造成很大的困扰。随着集成电路的快速发展，为了获快的运算速度，以及更低的芯片成本，各大半导体工厂的集成越来越小。随着工艺的不断变小，由静电引起的问题却越来越路芯片进行静电防护引起了人们广泛的关注。在芯片的测试，中由于外部因素导致静电的积累和静电的泄放变的不可避免，当因为短时间极大的电流从芯片内部流过，从而导致芯片遭受到的得越来越多。图１．１为集成电路产品失效分析图，从图中可以发现器件的失效是由ＥＳＤ引起的。美国国家半导体研究机构表明，入的越多，，回报的利率越大，回报率接近９５：１邋［５＿９１。从国内外的表明对芯片保护投入的资本越多，器件产品的性能越好，可以正是因为ＥＳＤ对集成电路造成的威胁非常严重，所以如何进行界各国的重视。目前国外己经有了成熟化的ＥＳＤ防护措施，主器件级、版图级等方面。而国内相对来说这方面还比较空白，沿本的防护，所以把芯片的ＥＳＤ防护提上日程，越变得迫在眉睫。逡逑ｍ可恢复性逡逑

维持电压过低带来的闩锁效应成为ＥＳＤ防护器件的难点，针对此问题主要逡逑有以下两种方案。现在大部分可控硅器件维持电压的提高通过增大器件阴阳极间逡逑距达成，但因器件ＥＳＤ防护窗口的限制，需要以器件面积的增加和防护等级的逡逑３逡逑
【学位授予单位】：湘潭大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN432

【参考文献】

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本文编号：2667877