基于UVM的以太网PHY自动协商电路验证方法学研究

发布时间：2020-05-17 19:13

【摘要】：随着半导体材料、器件与工艺技术的不断发展与电路设计技术的不断提高,相同面积下可集成的晶体管的数目急剧增加,单一芯片可实现的功能也越来越强大,集成电路早已成为各个国家重点研究与发展的技术领域。相比发达国家我国的集成电路产业相对薄弱,最新的报告显示我国每年要从发达国家进口数千亿美元的芯片,占到了使用芯片总额的95%,快速实现芯片国产化、摆脱对发达国家技术依赖已经成为我国集成电路产业发展的重中之重。为了早日实现这一目标,就必须加速已有芯片的国产化开发过程,而缩短芯片开发周期的瓶颈就在于缩短芯片的验证周期,有数据统计集成电路验证环节所占的比重超过了整块芯片开发周期的70%以上,在确保验证正确性的情况下尽可能缩短验证周期早已成为了项目开发过程中的关键环节。传统的验证方法覆盖率低,可复用性差且编写定向验证用例需花费大量的时间,已不能满足未来集成电路设计流程中对于验证的要求。采用UVM的验证方法可以大幅缩短验证时间,以机器的工作来替代验证工程师的工作,减少了验证工程师的工作量,可复用性强,目前UVM验证方法学已成为未来验证方法的主流发展方向。本文结合了作者实际参与的以太网PHY自动协商模块项目实例,首先研究了传统验证方法存在的缺陷以及UVM验证方法学的优势,其次研究了UVM中独有的phase、TLM机制以及各组件的工作方式。接着针对自动协商模块搭建相应的UVM验证平台,包括产生事务级激励,创建验证平台的各个组件,编写相应的参考模型与寄存器模型,连接相应的各个组件实现各组件间的同步通信,编写模块的验证规范并采用NC-Sim进行仿真验证,采取自动化比对与波形检查的方式对待测设计进行验证,收集功能覆盖率达到100%。验证结果表明相比传统的验证方法而言使用UVM验证方法学中预定义的类库可以大幅缩短验证平台的开发时间,受约束随机激励的构造方式降低了验证激励的开发难度,自动化比对的结果检查策略提升了平台的自动化程度,寄存器模型的使用减少了验证用例的代码量,提升了验证平台的灵活性。因此采用UVM验证方法学可以有效减少验证工程师的工作量,大幅提升验证的效率,节约了人力与时间,降低了验证的成本,对实现芯片快速国产化的目标具有重大的意义,在实际的芯片项目开发过程中有重要的使用价值。
【图文】：

失败原因,集成电路芯片

图 1.1 集成电路芯片开发失败原因分布为了提高芯片流片的成功率并且降低验证成本，设法提高验证过程的完证周期是验证工程师需要仔细研究与考虑的工作。目前验证界主要通过来提升验证的效率：（1）传统的验证方式大多采用人为手动创建 Testbench 与 BFM，然后证激励，通过查看波形的方式来确定芯片逻辑的正确性。这种方式效率主要依赖于工程师自身建立验证计划的完备性。期望获得一种新的验证验证过程的自动化程度，以机器自动检查错误的方式替代验证人员手动为，且可以自动产生未被验证工程师考虑到的边界激励，提高了验证的（2）传统的验证采用 Verilog 语言编写 BFM 与 Testcase，，抽象程度低象程度更高的语言，将验证平台中复杂繁琐的功能映射到高层次抽象的采用事务级建模等可以让验证人员更为高效的开发验证激励，提升了验件间信息交互的灵活性，大幅提升验证效率[7]。（3）传统的验证环境 Testbench 与 BFM 均是针对特定的模块协议进行

过程图,形式验证,过程,等效性

西安电子科技大学硕士学位论文L 描述转化为符合特定约束的门级网表、布局布线会优化标准单元节点的互联，这些步骤均会对设计进行非功能性改动，而重新仿真性会耗费大量的时间，此时需要通过形式验证来证明原先设计与修效性，其中主流的形式验证采用等效性检查的形式。等效性检查通改后设计之间的关系，采用相应的数学方法与对于设计实现的精确前后设计之间的差异信息，验证工程师通过研究验证系统中由工具息的原因对设计进行相应的调整，这个过程由工具自动完成。具体.1 所示：
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN407

【参考文献】