NoC封装扫描链设计及嵌入式内核测试规划研究

发布时间：2020-05-28 15:04

【摘要】：片上网络(Network-on-Chip,NoC)是在片上系统(System-on-Chip,SoC)上借鉴计算机网络技术,采用分布式资源节点模式,并使用分组交换和路由进行通信,提供了良好的并行通信和处理能力。NoC从体系结构上很好地解决了SoC总线架构带来的许多问题,是下一代大规模集成电路发展的趋势。但随着集成在NoC上的IP(Intellectual Property)核数量的剧增,相应功能也就变得复杂多样,使得对NoC的测试遭遇前所未有的挑战,研究有效的测试技术和优化方法就迫在眉睫。本文针对NoC测试问题的相关技术和方法开展研究,主要从测试规划和封装扫描链设计两方面进行研究,其内容和成果如下:首先,如何实现多约束条件下测试时间优化是目前片上网络测试中亟待解决的问题。文章提出一种基于正弦余弦算法(Sine-cosine algorithm,SCA)的NoC测试规划优化方法。采用专用测试访问机制(Test access mechanism,TAM)的并行测试方法,在满足功耗、引脚约束的条件下,建立测试规划模型,对NoC进行测试。通过群体围绕最优解进行正弦、余弦的波动,以及多个随机算子和自适应变量进行寻优,达到最小化测试时间的目的。在ITC’02测试基准电路上进行对比实验,结果表明相比粒子群算法(PSO)、多宇宙算法(MVO)能够获得更短的测试时间。其次,针对IP核的测试时间与测试封装扫描链存在直接关系,为了最小化测试时间,文章提出一种基于混沌蜻蜓算法(CDA)的嵌入式核测试封装扫描链设计方法。由于封装扫描链设计(WSCD)问题是非连续的,利用整数编码改善了蜻蜓算法(DA),使其适合于WSCD问题。为了增加种群多样性,防止陷入局部最优,将混沌策略引入DA。此外,将涉及特定知识的修复操作符添加到DA中。由于它是一种群体智能的方法,改进的DA有望有效地解决NP难问题。实验结果与ITC’02测试基准电路相比,显示了CDA与其他算法相比的优越性。
【图文】：

信息图,扫描链

图2-12 q12710的信息图ITC’02 测试基准电路包含几个重要信息：芯片名称（SoC Name）、芯片包含的模块数量（TotalModules）、每个模块数据选项（Options）。每个模块数据选项包含：位列的层数、输入端口数、输出端口数、双向端口数、扫描链的数量：每条扫描链的长度。该芯片名称是 SoC Name：q12710，包含的模块数量是：TotalModules：5，模块数据选项 Options Power 0 XY 0。由图 2-12 可以了解到：q12710 芯片共包括 Module 0-Module 4 共 5 个模块，其中 Module 2 中有 3784 个输入端口，3379 个输出端口，0 个双向端口，共 4 条扫描链[36]。从上面的分析可以看出，虽然 ITC’02 基准电路不给内部电路实现的细节，但它所给出的信息可以解决所研究的 SoC 和 NoC 测试中相关问题，如测试封装扫描链设计和测试规划等，因此可以应用在本文的测试中。

目标值,迭代次数,算法,探索能力

2 ]定义的随机数获得。图3-1 在[-2,2]允许一个解围绕或远离目标值为了平衡算法开发和探索能力，式(3-12)中正弦和余弦的范围按照式(3-13)自适应的改变。1ar a tG （3-13）式中，t 是当前迭代次数，G 是最大迭代次数，，a 是一个常数。SCA 算法开始优化过程也是从随机解集开始。然后，算法保存迄今最优解，并把它赋值给目标点，接着更新跟它相关的其它解。同时，为了强调开发能力随着迭代次数的增加，更新正弦和余弦函数的范围。当达到最大迭代次数时，SCA 算法终止。当然也可以设定其它终止条件
【学位授予单位】：桂林电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN47

【参考文献】