SOC系统时钟电路PLL IP核的研究与设计

发布时间：2020-05-28 23:27

【摘要】：集成电路的快速发展不断改善人们的生活,日益增长的社会需求促使集成电路朝着片上集成系统(System on Chip,SOC)发展。集成系统包含许多功能模块:微处理器、存储器、模拟IP(Intellectual Property,IP)、数字IP等模块,为了实现复杂的系统功能,这些模块都需要工作在一定的时序条件下,因此需要设计能够满足各个功能模块的时钟信号源电路。基于锁相环的时钟技术具有结构简单,抖动性能好,频率范围宽,容易实现的特点,得到了大量的应用和发展,也成为了系统集成电路中时钟发生源的主要选择之一。在SOC中希望对功能模块进行IP化,因此对应用于SOC系统的时钟电路PLL(Phase Lock Loop,PLL)IP核进行研究具有十分突出的意义和价值。本文首先完成了对SOC以及PLL系统的理论研究,分析了典型PLL系统的基本框架,给出了PLL系统关键性能指标。紧接着对PLL系统基本模型进行分析和研究。对电荷泵锁相环关键电路模块进行了十分详细的研究分析,特别是压控振荡器、电荷泵、环路滤波器等模拟电路模块,针对不同电路结构进行优劣势对比分析,并提出改进方法,这部分工作对后续进行PLL时钟IP核的设计提供了电路结构选择的理论基础。其次是整个PLL时钟IP核的设计实现,包括关键电路的模块设计和仿真。设计了一种新型低压低功耗伪差分环形压控振荡器,该压控振荡器以包含尾电流源的反相器为基本延时单元,并采用线性化技术改善调节线性度,该电路具有结构简单、易于实现、低压低功耗及低相位噪声的特性。利用Matlab和Cadence Spectre对设计的PLL时钟IP核进行了系统验证,包括对它的线性特征进行建模分析、仿真验证,整体的瞬态输出验证,系统的性能指标建立时间、输出抖动等验证。最终完成整个电路系统的版图实现、后仿真及功能测试。本文最终实现的PLL时钟IP核具有10-60MHz的输入时钟范围,10-600MHz的输出时钟范围,锁定时间小于40μs,P-P抖动小于10ps,在参考时钟为25MHz,输出时钟600MHz时,芯片功耗为12mW。并且能够在要求的频率范围内实现快速锁定,稳定正常工作,满足设计要求,已成功应用到SOC系统中。
【图文】：

波特图,三阶锁相环,波特图

硕士学位论文 3 章 PLL 系统模型及关键电路研究模型分析闭环负反馈系统要保证稳定工作，不发生振荡，必须。即满足相位条件和幅值条件：H(s) 1 H (s) 180所示的结构中若 LPF 采用一阶滤波器，系统在原点只这类锁相环系统被称为 I 型锁相环。但是在电荷泵锁器，所以系统开环传递函数具有两个零极点，这类锁根据自动控制学理论，系统的阶数要比系统型号多上是一个三阶的系统。这类系统的传递函数波特图如

环形图,单端,环形,相噪

号的产生、频率综合、时钟数据恢复等应明 VCO 的调谐范围、功耗、相噪等成为直O)主要包括 LC-VCO 和环形 VCO(Ring ，成为了在高频(射频)通讯系统中的主感元件[30]，在集成电路工艺中，很难与标积，花费较多的制作成本。且这类 VC在对相位噪声要求不苛刻的系统和应用相比之下，在大部分通讯系统及数字系是很灵敏的情况下，环形 VCO 以其宽成本，足够好的相噪性能，能够满足大时钟信号，，能够基于 CMOS 工艺实现电作成本大大降低，成为颇受欢迎的核心部
【学位授予单位】：湖南大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN402

【参考文献】