AOT控制内置双PLL降压型DC-DC的研究与设计

发布时间：2020-05-31 08:52

【摘要】：电子产业的蓬勃发展给电源管理芯片市场带来巨大活力,但由于更高集成化、更智能化和更高速化的趋势,使其对电源芯片的要求更加严苛和多元化。本文以市场份额最大的降压型DC-DC为研究对象,围绕宽工作频率范围、外时钟同步、宽输入电压范围、高效率、快速瞬态响应等特征,完成了芯片XD1999A的研究与设计工作。本文通过分析并对比几种常见控制模式,设计了更优的AOT控制系统,其继承了COT谷值电流模简单、快速、稳定、适合高频小占空比工作等优良特性,通过生成AOT定时器,抵消占空比的影响,使工作频率更加集中。研究工作频率与内部振荡器CLK宽范围同步锁频的实现方法,进一步设计了输入输出电压自适应调控、PLL同步调节、振荡器频率自动追踪的导通时间定时器,消除了电路中寄生和延时的影响,最终使得工作频率与内部振荡器CLK能够在所需频率范围内快速、严格地同步锁定,使系统EMI单一,便于处理,并有效降低了PLL的性能要求,改善了系统瞬态负载特性,便于高频时小体积电感和电容的应用。研究工作频率外同步和宽范围调节的实现方法,设计并优化了芯片的外同步锁相及频率调节电路,构成双PLL调节系统,便于芯片频率控制和外同步应用。设计并分析了芯片基准、内部LDO及ZCD关键子模块电路;内部LDO能将3.6~20V输入电压转为芯片内部3.3V低压源,满足了宽范围输入电压要求,并采用电压型和电流型米勒倍增效应结合技术,有效减小了内部补偿电容的面积;ZCD是芯片BURST模式下的关键模块,快速比较器的设计和翻转点的提前都有利于轻载效率的进一步提高。基于0.35μmBCD工艺对XD1999A进行了电路设计,采用Cadence公司的Spectre仿真工具对各模块及芯片整体性能指标进行了仿真验证,结果表明:仅1.5pF补偿电容和2.2μF输出电容能够使内部LDO在0~30mA全负载范围内获得不低于65°的相位裕度和11.8dB的增益裕度,保证了稳定性;ZCD比较器延时仅8ns,并且翻转点提前了8.9ns以抵消后续逻辑延时;芯片软启动稳定,输出电压上升平滑,在0.5M~3.5MHz可调节和1.4M~2.6MHz可外同步频率范围内均能正常工作,工作频率与内部振荡器CLK严格同步;CCM模式下100μF输出电容,0~4A负载阶跃时,输出电压过冲仅56.1mV,响应时间仅24.8μs。整体稳定性良好,瞬态响应速度快,过冲小,并且能达到95%的峰值效率,各项指标均满足设计要求。
【图文】：

系统环路波特图

短接 LPF 中的电阻 R，设置 CLKR和 CLK 分别为频率相同，有固定相位差的两路时钟信号，图 4.16(a)所示为 CLKR相位领先 CLK，VPLL2持续上升的仿真图，(b)所示为 CLKR相位落后 CLK，，VPLL2持续下降的仿真图。可以看到，VPLL2无论持续上升还是下降，波形基本无明显抖动，并且线性度较好。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN402;TN792

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本文编号：2689608