FPGA静态时序分析中单元时序建模研究

发布时间：2020-06-05 10:22

【摘要】：作为专用集成电路(Application Specific Integrated Circuit,ASIC)领域中的一种半定制电路,FPGA(Field Programmable Gate Array)的出现既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。静态时序分析(Static Timing Analysis,STA)是FPGA设计中最常用的时序分析方法,用于验证电路时序是否符合设计者规定的时序要求。STA模块运行时要读取存储单元时序信息的单元时序库文件,该文件通常由Synopsys Liberty格式单元时序建模方法生成。该方法最初是为ASIC量身定做的,虽然也可以被FPGA借鉴,但它并不十分适合FPGA。Liberty格式单元时序建模方法不能描述由单元不同配置引起的时序变化。当建模单元颗粒度较大时,Liberty格式单元时序建模方法会对单元及其时序进行重复建模。在构建时序图的过程中,使用Liberty格式单元时序建模方法生成的单元时序库无法根据单元配置构建时序图,从而导致时序图的规模过大。针对以上问题,本文主要进行了两个方面的研究工作:(1)根据FPGA的可编程特性,提出一种更加适合FPGA的单元时序建模的方法——基于FPGA单元配置的单元时序建模方法。该方法能反应由于单元的不同配置引起的时序变化。与Liberty格式单元时序建模方法相比,该方法可以避免对单元进行重复的时序建模,因此可以减少需要建模的时序弧的数量,从而大大减小单元时序库的规模。另外,由于该方法生成的单元时序库包含单元的配置信息,所以可以根据单元配置构建时序图。这样可以避免将整个单元的所有时序弧构建到时序图中,而只需要把实际用到的时序弧构建到时序图中,这样做可以减小时序图的规模,避免产生伪关键路径。(2)为基于FPGA单元配置的单元时序建模方法定义新的单元时序信息描述语句。该语句不仅可以描述基本的时序信息,如时序弧类型,延时值的格式,时序弧的起点和终点等,还可以描述时序弧对应的单元配置信息。使用新的单元时序信息描述语句,可以顺利进行单元时序库的建模。通过进行上述研究工作,本文设计实现了新的单元时序建模方法。本文通过对大量的电路测试用例进行测试分析,验证了本文所用EDA(Electronics Design Automation)软件功能的正确性。本文在验证STA模块正确性的同时也就验证了新的单元时序建模方法的可行性。本文还对STA模块的性能进行了分析,通过与主流EDA软件ISE的静态时序分析结果进行对比,验证了STA模块时序分析的精确性。另外,本文在实现STA算法的过程中,使用实际测量的数据比较了两种基本图的搜索算法——深度优先搜索(Depth First Search,DFS)算法和广度优先搜索(Breadth First Search,BFS)算法遍历时序图时的效率,为STA的开发提供了理论和实践参考依据。
【图文】：

图 2-3 简单逻辑单元 LC图 2-3 给出了一个简单逻辑单元（命名为 LC）的电路结构图，LC 由 LUT、寄存器和多路选择器构成。假设在没有 CE/ET/RESET 控制的情况下，，LC 刚刚实现了一个下降沿触发的触发器。图中红色标记的电路结构显示了所实现的电路功能，其中，时钟多路选择器配置为 CLKINV，DI0MUX 配置为 DI0，寄存器REG0 的模式配置为 FF，同步模式配置为 SYNC。图 2-3 中 REG0 的时钟输入端口 CLK 和数据输入端口 DI0 之间存在一条时序弧，假设此时要对 CLK 和 DI0 之间的建立关系约束弧进行时序建模，那么该时序弧的类型为 setup_falling。使用 Liberty 格式单元时序建模方法对这条时序弧进行建模的语法错误!未找到引用源。如图 2-4 所示。此处使用 timing value 代替具体的延时值。从图 2-4 可以看出，liberty 格式单元时序建模语句中不包含用于描述单元配置信息的参数。

进行静态时序分析原理的说明，电路模型如图 3-7 所示。在数据信号传递过程中对 Reg2-D 端进行时序违规检查。电路设计经过EDA工具综合后产生图3-7中的物理时序，其中Tclk1和Tclk2是时钟路径延时，Tdata是数据路径延时，Tco是寄存器发送数据时所需的数据更新延时，Tsu是寄存器锁存数据前所需的数据建立延时，Th是寄存器锁存数据后所需的数据保持延时，Tco、Tsu、Th是寄存器的三个特性延时。时序分析过程包含两个部分：建立关系过程和保持关系过程，上文所述的延时因素会根据需要出现在特定的过程中。
【学位授予单位】：武汉理工大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN791

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本文编号：2697908