高κ栅介质Ge基MOS器件界面特性研究
发布时间:2020-06-05 18:43
【摘要】:随着CMOS特征尺寸不断减小,已经接近物理极限,传统Si基CMOS器件开始出现诸如漏致势垒降低效应、漏源穿通效应、短沟道效应、迁移率降低、亚阈值漏电等一系列制约器件性能提高的问题,使Moore定律的发展受到了严重技术瓶颈。为延续CMOS技术所带来的低成本和高性能的优势,具有较高迁移率,且与硅工艺兼容性好的Ge材料和HfO_2高栅介质逐渐成为下一代高性能集成电路的研究热点之一。然而,不似SiO_2与高κ栅介质直接接触那样理想,Ge材料与高κ栅介质直接接触接触出现了诸多的问题。究其原因,主要是因为Ge的自然氧化物GeO_x存在热稳定差,易水解,与高κ栅介质HfO_2接触后造成界面态质量变差等一系列问题。基于以上背景,本文主要围绕在高κ栅介质HfO_2与Ge衬底之间插入钝化层展开相关研究和探索。具体包括:对Si钝化Ge基pMOSFET器件工艺制备以及电学特性分析;对O_3钝化Ge MOS电容和pMOSFET器件制备以及相关电学特性分析等一系列基础研究。上述研究内容的主要工作和创新点包括:首先,针对Ge的自然氧化物GeO_x存在热稳定差,易水解,与高κ栅介质HfO_2接触后造成界面态质量变差的问题,本文提出了Si钝化Ge pMOSFET器件的制备方式。这种方式的主要目的在于,将成熟的Si基CMOS的高κ栅介质工艺引入到Ge器件中,借助优良的HfO_2与Si接触界面,在Ge上形成SiO_2/Si/Ge体系,以实现高性能Ge MOSFET器件。基于此,本文利用Suptter技术来探究不同厚度的Si钝化层对Ge材料界面的影响。同时为了使得使器件特性进一步提升,本文还对不同晶向的Ge衬底Si钝化进行了研究。实验结果表明:50s钝化时间下,器件能取得相对更好的性能。该条件下最高空穴有效迁移率为278.6cm~2/V·s,相比于Si空穴有效迁移率提升了两倍。同时,Ge(100)晶向相比于Ge(111)晶向最大开态电流提高近21%;Ge(100)晶向相比与Ge(110)晶向空穴有效迁移率提升近32.7%。其次,由于HfO_2与Ge的不完全氧化GeO_x接触产生的Hf-Ge键是导致Ge界面态浓度高的根本原因。因此,本文还提出了一种基于Al_2O_3作为氧化阻挡层的PEALD生长的O_3后氧化技术,以尽可能消除锗钝化层中的不稳定氧化物GeO_x。该方法的优点在于,利用Al_2O_3作为氧化阻挡层,能够在有效的控制O_3钝化层厚度的同时,借助O_3的强氧化性实现低温长时间Ge界面处理,从而避免过高温度导致GeO_x发生热分解等问题。并且,实验选取不同Al_2O_3阻挡层厚度作为对比条件,制备出含有GeO_2钝化层的Ge MOS电容。通过C-V及XPS等方法分析制备的MOS电容,表明20min的O_3钝化条件下,10个至15个周期生长Al_2O_3阻挡层能展现出更好的钝化效果。最后,在获得了高质量界面特性的基础上,利用MOS电容最优两个钝化条件,对O_3钝化pMOSFET器件进行电学探究。通过制备的pMOSFET器件结果表明,15个周期生长的Al_2O_3阻挡层条件下,空穴有效迁移率的最大值为252.7cm~2/V·s,相比于Si有效空穴迁移率提高107%。同时该条件下,取得最大开态电流为28.5μA/μm,最小关态电为2.9×10~(-3)μA/μm,电流开关比能够达到10~4。上述研究成果,对实现高迁移率Ge基MOSFET器件具有一定的指导意义。
【图文】:
求的增长和智慧城市系统建设的发展,CMOS 集成电路技术将会有更进一步的发展空间。图1.1 全球半导体年产值图,2016 年全球半导体产值高达 3389 亿美金然而与现阶段相比,CMOS 集成电路的早期发展历程却十分缓慢。1925 年加拿大 J.Lilienfeld 通过研究 CuS 半导体特性时,便已在专利中提出了“场效应晶体管”这一概念并对其基本原理进行基本阐释[1]。直到 1958 年德州仪器公司 Jack Kilby 才通过实验,第一次在 Ge 材料上研制出具有振荡器功能的实际集成电路[2-3]。随后,1959年飞兆公司 Robert Noyce 研发出 Si 平面工艺[4]使得集成电路的单片集成为可能。最USD335 billion(2015)R&D SpendingUS$56.4 billionin 2015
[14]。图1.2 (a)半导体技术节点路线图;(b)与工艺节点对应的器件工作电压[14]其中较为重要的技术包括:(1)在器件进入 90nm 制程中 Intel 率先引入应变锗硅技术[15],该技术通过在 Si 沟道上引入应变的方式来提高迁移率,,从而提升了器件的
【学位授予单位】:西安电子科技大学
【学位级别】:硕士
【学位授予年份】:2018
【分类号】:TN386.1
本文编号:2698454
【图文】:
求的增长和智慧城市系统建设的发展,CMOS 集成电路技术将会有更进一步的发展空间。图1.1 全球半导体年产值图,2016 年全球半导体产值高达 3389 亿美金然而与现阶段相比,CMOS 集成电路的早期发展历程却十分缓慢。1925 年加拿大 J.Lilienfeld 通过研究 CuS 半导体特性时,便已在专利中提出了“场效应晶体管”这一概念并对其基本原理进行基本阐释[1]。直到 1958 年德州仪器公司 Jack Kilby 才通过实验,第一次在 Ge 材料上研制出具有振荡器功能的实际集成电路[2-3]。随后,1959年飞兆公司 Robert Noyce 研发出 Si 平面工艺[4]使得集成电路的单片集成为可能。最USD335 billion(2015)R&D SpendingUS$56.4 billionin 2015
[14]。图1.2 (a)半导体技术节点路线图;(b)与工艺节点对应的器件工作电压[14]其中较为重要的技术包括:(1)在器件进入 90nm 制程中 Intel 率先引入应变锗硅技术[15],该技术通过在 Si 沟道上引入应变的方式来提高迁移率,,从而提升了器件的
【学位授予单位】:西安电子科技大学
【学位级别】:硕士
【学位授予年份】:2018
【分类号】:TN386.1
【参考文献】
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1 卢红亮,徐敏,张剑云,陈玮,任杰,张卫,王季陶;原子层淀积制备金属氧化物薄膜研究进展[J];功能材料;2005年06期
2 刘小虹,颜肖慈,罗明道,李伟;原子力显微镜及其应用[J];自然杂志;2002年01期
本文编号:2698454
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