一种双向无阻塞环架构的设计和优化

发布时间：2020-06-08 11:28

【摘要】：随着集成电路工艺技术的发展,单个芯片上集成的IP核的数目越来越多,核间通信量需求变大,片上网络逐渐成为多核芯片的主要互连结构,而环形互连结构以其设计简单、利于工业实现、传输延迟固定等优点,被广泛应用于芯片设计。针对12核的X-DSP芯片的设计需求,本文设计了一种高带宽低延迟的环形网络架构。论文主要研究内容有:1)设计了一款双向多通道无阻塞环形结构。该结构包含5条链路,其中,读写请求各占两条链路,配置请求独占一条链路。读写请求可分方向在不同的链路上进行传输。经验证这种环结构的链路利用率达到了99%以上。针对环形网络中存在的链路功耗过大的问题,本文对注入到环上的请求,在路由节点中进行低功耗编码后送出。经验证,链路功耗整体上降低了约9%,进而提高了整个网络的性能。2)提出了一种基于乱序输出缓存的网络接口。这种设计结构与采用虚通道技术设计的网络接口相比,在面积上减少了45%,功耗上降低了19%,具有更高的性价比。另外,针对网络接口设计中存在的长互连线带来的时序问题,本文采用了流水线时序优化技术和重定时技术进行时序优化。从综合结果可以看出,经过优化后的设计解决了时序紧张问题的同时,设计中的组合逻辑减少了19%,运行时间减少了44%。3)本文采用了一种基于覆盖率和断言的验证方法对设计进行了验证。通过搭建一个完整的验证平台,最终证明了设计的正确性。测试结果表明,本设计功能覆盖率达到100%,代码覆盖率达到了96%,满足设计需求。
【图文】：

门延迟,互连线

4.3 长互连线时序优化艺尺寸的不断减小，，互连线成为影响时序的主要因素[51]。间的关系如下图 4.7 所示。从图中可以看出，在工艺尺寸迟一直对电路设计的性能起着主导作用，但从进入深亚纳取代了门延迟，成为影响时序的主要因素。ITRS 2002 指出摩尔曲线的实现进度[52]。当前 VLSI 设计中，互联延迟消，并且这一趋势有增无减。因此，长互连线不仅增加了延力，线路末端的驱动能力随着线长不断减弱，导致下一级互联延迟优化方案，是当前长互连线时序优化要解决的问对互联延迟造成的时序问题，进行了研究并提出了很多解和并行技术、重定时技术、导线流水线技术、中继器插入源同步技术，以及通过改变器件尺寸、改变线宽、以及一等等，所有这些都对长互连线起到了很好的优化作用。本C 综合结果，对存在的长互连线进行时序优化。
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN402

【参考文献】