DC-DC开关转换器中DPWM模块的电路优化设计及研究

发布时间：2020-06-11 18:48

【摘要】：DC-DC开关转换器反馈环路以模拟技术为主,然而模拟脉冲宽度调制器(Analog Pulse Width Modulator,APWM)易受工艺、电压、温度的影响,因此其稳定性差。随着半导体工艺的发展,基于标准单元库或可编程逻辑门阵列(Field Programmable Gate Array,FPGA)实现的数字脉冲宽度调制器(Digital Pulse Width Modulator,DPWM)能够克服以上缺点且易获得高的时间分辨率,时间分辨率范围通常在纳秒级别甚至更低。然而,DPWM关键路径中的逻辑和互连延时叠加到输出信号的正脉宽上,使得占空比与理论值相比偏大,即存在占空比增量现象。特别当时间分辨率在100皮秒以下,该关键路径延时的影响更严重。针对以上提及的现象,本文提出一种基于计数器、锁相环(Phase-Locked Loop,PLL)和进位链的混合DPWM结构,并在此结构中针对关键路径做诸如结构优化、互连优化、逻辑重分配等优化后,在时序约束文件里添加set_net_delay约束于DPWM的置位端,在FPGA芯片内部工具会基于曼哈顿距离精确补偿关键路径的延时,从而消除占空比增大的现象,提高了DPWM的精确性。除此之外,该DPWM可以实现更高的时间分辨率,经过优化补偿之后能获得更宽的占空比范围、更高的线性度。本文结构通过低成本的Cyclone IV系列FPGA验证和实现,为11-bit,9.375MHz开关频率的DPWM。通过测量周期抖动、时间误差(Time internal error,TIE)抖动表明抖动性较小,且线性度拟合值R~2为0.9949,因此DPWM的稳定性很高。除此之外,该DPWM时间分辨率和占空比范围分别为53ps和1.52%~97.81%,由于逻辑和互连延时的叠加使得占空比增大3.08%,本文通过优化和补偿后成功解决占空比增量问题。
【图文】：

异步延时链DPWM

波形,处理流程,波形

7（b）图 2.2 （a） ADC 处理流程；（b）相应波形Fig 2.2 (a) Process flow of ADC; (b) associated waveforms
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN79

【参考文献】