温度与负载感知的三维片上网络算法与架构设计

发布时间：2020-06-19 23:06

【摘要】：随着未来片上集成的处理核的数量不断增加,片上网络的规模将不断扩大,而这将使得网络上距离较远的节点之间通信延时变长、通信功耗增加。为了解决这一问题,研究人员提出了一个结合了片上网络和三维集成技术的架构:三维片上网络(3D Network-on-Chip,3D NoC)。3D NoC通过芯片堆叠的方式在距离较远的节点之间建立了一个快速的垂直通道,有效降低了平均传输距离。3D NoC的设计中,温度是一个重要的约束条件。因为相比于2D NoC,3D NoC芯片的功耗密度更大,芯片的温度也更高。而芯片在过高的温度下运行,不仅性能和芯片可靠性会降低,芯片寿命也会减短。另外,3D NoC中增加硅穿孔(Through Silicon Vias,TSV)的数量可以提高网络的带宽,但同时也会增加面积开销以及芯片制造和运行过程中失效的风险,因此在TSV数量受限下的3D NoC架构优化问题是另一个重要的课题。本文对3D NoC的温度控制以及与温度相关的优化问题、TSV数量受限情况下的3D NoC的架构优化问题进行了研究。论文围绕片上温度的预测和重建、温度模型的建模、动态温度管理策略、温度感知的路由算法、垂直通道的静态布局优化、垂直通道的动态分配等关键问题开展了深入细致的工作。本文首先对3D NoC的功耗估计模型和温度模型进行了研究。针对3D NoC提出了一个多变量线性功耗模型和一个温度的状态空间模型。基于此功耗模型和温度模型,本文利用卡尔曼预测器解决了如何根据有噪声的温度传感器读数对温度进行预测的问题。与基于自回归的预测方法相比,本文提出的预测方法在噪声标准差σ = 2的情况下,可以减少46%-53%的标准偏差。本文对温度和负载感知的路由算法进行了研究。本文提出了一个新的网络拥塞和温度感知的路由算法,该算法可以通过引导数据流量在节点间的迁移实现均衡的温度分布和负载分布。在层内的路由过程中,采用动态规划网络来平衡各处的流量负载分布和温度分布。在层与层之间的路由过程中,则将更多的流量负载分配到那些散热效率更高且不处于拥塞状态的层上。本文还对3D NoC的动态温度管理策略进行了研究。本文提出了一个基于额度的主动式的节流方案,提前对那些温度接近阈值、有可能成为热点的路由器进行节流以降低温度。本文所提出的主动式的节流方案比被动式的方案最大可提高11.1%的吞吐量。本文提出了一种离线的温度传感器布局算法以及在高斯及非高斯噪声下在线的芯片温度重建技术。文中设计了一个用于温度传感器布局的贪婪算法,通过最大化系统可观测性,以确定温度传感器位置。基于任何非高斯分布都可以用有限个高斯分布的和来近似这一理论基础,在非高斯噪声情况下,根据有限数量的温度传感器的读数,本文采用的高斯和滤波器可实时的重建芯片的温度。与卡尔曼滤波器相比,高斯和滤波器可以将均方根误差和最大误差分别降低29.27%～35%和 33.26%～40.6%。本文对在TSV数量受限的情况下垂直通道的最优布局问题进行了研究。本文采用基于遗传算法和禁忌搜索算法的混合算法确定垂直通道的最优位置。垂直通道的数目和位置的优化问题是成本和性能的多目标优化问题,采用遗传算法能够在一次运行过程中并行的进行搜索,同时得到多个最优解,称之为帕累托最优解集。对于全局搜索中搜索到的垂直通道的数量和位置,再通过局部搜索方法——禁忌搜索算法获得在该数量和位置下垂直通道的最优分配。本文对在TSV数量受限的情况下垂直通道的动态分配方法进行了研究。本文提出了拥塞感知的垂直通道动态分配方法。静态分配算法不能根据网络实时的状态动态的调整垂直通道的分配,有可能会导致网络拥塞。本文根据网络的拥塞信息动态的分配垂直通道,所采用的垂直通道的选择标准既考虑了距离因素也考虑了网络的拥塞状况,因此更能适应于垂直方向不完全连接下的三维片上网络。实验表明,本文提出的拥塞感知的动态分配算法在uniform、transpose、shuffle、butterfly和bitreversal五种流量模式下都比其余三种分配算法(随机、SelByDis-1、SelByDis-2)的性能更好。以Uniform流量模式为例,本文提出的算法相对随机算法的性能提升67%-87%,相对SelByDis-1性能提升 8%-25%,相对 SelByDis-2 性能提升 13%-18%。
【学位授予单位】：南京大学
【学位级别】：博士
【学位授予年份】：2018
【分类号】：TN47
【图文】：

发展方向,集成电路

集成电路产品的性价比不断提高，带来了集成电路产业的飞速发展，而这逡逑反过来又使得有雄厚的资金投入新技术的研发从而保证特征尺寸的进一步缩小，逡逑如图１．２ａ所示。对于“Ｍｏｒｅ邋ｔｈａｎ邋Ｍｏｏｒｅ”的发展方向而言，通过在工艺、器件逡逑和电路层面的创新以及在系统集成方面的发展，集成电路产品的功能增加（或逡逑者同时成本降低），从而使得市场扩大，反过来会有更多的资源投入到新的工逡逑艺、器件和电路层面的创新和系统集成的研发，如图１．２ｂ所示。逡逑但是，从技术和经济两方面来看，沿着传统的摩尔定律道路的“Ｍｏｒｅ逡逑Ｍｏｏｒｅ”也会遭遇瓶颈。随着特征尺寸减小到几纳米并且接近原子尺寸，越来逡逑越难以实现尺寸缩放，并且到５邋ｎｍ时器件的掩膜数量将增加到１００多个，而且逡逑整个周期时间长达６个月，硅晶片的制造成本正在膨胀，对于产业的良性循环逡逑２逡逑

温度与负载感知的三维片上网络算法与架构设计

图１．３邋２．５Ｄ集成和３Ｄ集成［２］逡逑

【参考文献】