猝发通信中LDPC码设计与FPGA实现

发布时间：2020-06-27 01:10

【摘要】：近年来,随着电子技术突飞猛进地发展,许多传统科学技术也取得了巨大进步。在电子通信领域中,数字芯片的蓬勃发展,使得通信设备的体积逐渐缩小,而其所具备的功能却在逐渐增多。随着集成电路的集成度越来越高,相同规模的芯片可以使用的资源也会越来越多,同时由于工艺以及材料的改进,芯片在稳定工作时的工作频率也越来越高,而其功耗却会不断降低。因此,数字芯片在军用以及民用领域都会拥有广阔的应用前景。在军用通信领域,为了解决多种军用电台之间的互通问题,美国在20世纪90年代开展了“Speakeasy”计划。该计划基于软件无线电概念来构建军用无线电平台,将通信系统中的模块尽可能通过软件来实现,在很大程度上增加了设备的灵活性与通用性,而实现这一切依靠的便是现场可编程门阵列(Field Programmable Gate Array,FPGA)芯片。猝发通信是一种将原始信息以很高的数据传输速率在随机时刻集中传输的无线通信方式。一方面,数据传输速率高,信号持续时间较短,在每次猝发传输中所携带的信息量较少。另一方面,每次猝发通信的时间都不是恒定的,其具有随机性,这样便使信号在时域上具有不可预测性,即具备了一定的抗截获性能。本文在实验室相关工程项目的基础上,设计专用于猝发通信中的LDPC码,并对其编译码器进行FPGA设计使其满足工程需求。本文的主要内容如下:1、LDPC码作为性能接近香农限的好码具有重要的研究意义,结合Tanner图对LDPC码的定义进行解释,在此基础上对几种相关的编译码方法进行了介绍。2、对几种常见的LDPC码构造方法进行了介绍,经过分析为了满足项目需求,本文使用基于循环置换矩阵的构造方法来设计所需的码字。3、根据项目需求指标,对LDPC码编译码器进行合理设计,为了满足项目实时译码的需求,LDPC码的译码器使用并行方式进行迭代译码。在FPGA平台上,对编译码器进行工程实现并对实现后的结果进行测试分析。仿真以及板级验证结果表明本文设计的LDPC编译码器工作良好,满足设计指标。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN911.22;TN791
【图文】：

顶层原理图,顶层原理图,编码器

中间结果的计算。在编码控制模块的控制下，当完成一次编码后信息位和所得到的校验位进行拼接便得到编码后的码字。图4.3 编码器顶层原理图编码器顶层原理图如图 4.3 所示，其中 din 信号为输入待编码数据，虽然数据连续进入编码器中，但是数据速率远低于系统时钟速率，这也给编码留下了足够的时间；din_ena 信号为输入伴随信号；dout_req 信号为后级模块的握手信号，当后级模块空闲时，编码器才能够将编码后的码字输入到其中；dout 信号为输出的编码后码字；dout_ena 信号为输出伴随信号；din_req 信号为编码器的输入允许信号，当编码器尚未处理完上一个输入数据时，不允许其他数据进入。从编码器总体设计中可以看到

原理图,存储模块,生成矩阵,编码器

这样设计虽然会浪费一些存储空间，但是会极大的方便编码逻辑的设计，在后面的介绍中会具体说明。图4.6 编码器生成矩阵存储模块原理图在决定了矩阵存储的结构后，便是其具体的 FPGA 设计实现。图 4.6 所示为编码器中生成矩阵存储模块的原理图，从图中可以看到其结构与图 4.5 完全相同。在例化

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